Содержание к диссертации
Введение
1. Обзор литературных источников 12
1.1. Обзор программируемых логических схем 12
1.2. Анализ схем матричных коммутаторов 23
Выводы по первой главе 40
2. Разработка математических моделей и алгоритмов работы матричного коммутатора с программируемой логикой 42
2.1. Разработка математических моделей МКПЛ 42
2.2. Разработка алгоритмов функционирования МКПЛ 56
Выводы по второй главе 75
3. Разработка логической структуры и синтез функциональных схем МКПЛ 77
3.1. Разработка логической структуры 77
3.2. Синтез функциональных схем МКПЛ 80
3.3. Технический результат разработки МКПЛ 86
3.4. Оценка степени интеграции МКПЛ 91
Выводы по третьей главе 94
4. Экспериментальные исследования 96
4.1. Имитационное моделирование функциональных узлов МКПЛ по математическим моделям 96
4.2. Имитационное моделирование логической структуры МКПЛ 115
4.3. Имитационное моделирование процессов обслуживания в МКПЛ 129
Выводы по четвертой главе 151
Заключение 153
Библиографический список 156
Приложение 166
- Анализ схем матричных коммутаторов
- Разработка алгоритмов функционирования МКПЛ
- Технический результат разработки МКПЛ
- Имитационное моделирование логической структуры МКПЛ
Введение к работе
Разработка и изучение любой системы сводится к созданию её модели. Перед изготовлением каждого устройства разрабатывается его модель. Распространению математических моделей различных объектов и процессов во многом способствовали достижения математики. Математические модели представляют собой формализованное представление системы с помощью абстрактного языка. Математические соотношения отражают процесс функционирования системы. Для составления математических моделей возможно использовать любые математические средства - алгебраическое, дифференциальное, интегральное исчисления, теорию множеств, теорию алгоритмов и т.д.
В результате разработки методологии имитационного моделирования на ЭВМ, моделирование поднялось на новый уровень. В настоящее время трудно найти область человеческой деятельности, где бы ни применялось моделирование. Динамика функционирования разных по физической природе систем с однотипными зависимостями позволяет моделировать их на ЭВМ. При анализе действующих систем с помощью моделирования определяются границы работоспособности системы, выполняется имитация экспериментальных условий, которые могут возникнуть в процессе функционирования системы. Искусственное создание таких условий на действительной системе затруднено и может привести к катастрофическим последствиям.
Выбор вида модели определяется особенностями изучаемой системы и целями моделирования. Математические модели подразделяются на аналитические, численные и имитационные.
Аналитической моделью является формализованное описание системы, которое позволяет получить решение уравнений в явном виде, используя известный математический аппарат. Численная модель характеризуется зависимостью такого вида, которая допускает только частные решения для конкретных начальных условий и количественных параметров моделей. Имитационная модель представляет собой совокупность описания системы и внешних воздействий, алгоритмов функционирования системы или правил изменения состояния системы под влиянием внешних и внутренних воздействий. Эти алгоритмы и правила не дают возможности использования имеющихся математических методов аналитического и числен-
ного решения, но позволяют имитировать процесс функционирования системы и производить вычисления интересующих характеристик. Имитационные модели могут быть созданы для гораздо более широкого класса объектов и процессов, чем аналитические и численные. Средствами формализованного описания имитационных моделей служат универсальные и специальные алгоритмические языки, поскольку для реализации имитационных моделей используются вычислительные системы.
Объектами моделирования, как правило, выступают технически сложные и дорогостоящие системы, в частотности объекты микроэлектроники. Математическое и имитационное моделирование таких устройств является несомненно важной задачей, поскольку без создания новых моделей невозможно дальнейшее развитие новой элементной базы. Моделирование позволяет на начальном этапе заложить необходимые характеристики и существенно повысить качество экспериментальных образцов.
В своем докладе по теме "Состояние и перспективы развития полупроводниковой электроники в России" лауреат Нобелевской премии Ж.И. Алферов [50] отметил: «...Электроника - самая динамичная отрасль экономики в мире и для большинства стран является стратегической отраслью. Один доллар, вложенный в электронику, дает 100 долларов в конечном продукте. Уровень рентабельности электронной промышленности - 40 процентов. Среднемировой срок окупаемости вложений в электронику - 2-3 года. Одно рабочее место в электронике дает четыре в других отраслях. Один килограмм изделий микроэлектроники по стоимости эквивалентен стоимости ПО тонн нефти». «...В микропроцессах стоимость одного мегагерца в 1970 году - 7 тысяч 600 долларов и 16 центов в 2000. Скорость передачи, стоимость посылки в гигабитах в секунду это 150 тысяч долларов в 1970 году и 12 центов нынче. Материалы для производства полупроводников - 20 миллиардов долларов, полупроводниковое производственное оборудование - 30 миллиардов, полупроводниковые компоненты - 205 миллиардов долларов. Электронное оборудование - более триллиона и отрасли промышленности, связанные с электроникой, -15 триллионов...»
Небывалое снижение цены производимой продукции в сочетании с увеличением её потребления и стало движущей силой развития всей полупроводниковой
промышленности. Как красноречиво заметил один из основателей корпорации Intel, доктор Гордон Е. Мур (Gordon Moore): «Если бы автомобилестроение эволюционировало со скоростью полупроводниковой промышленности, то сегодня «Ролле Ройс» стоил бы 3 доллара, мог бы проехать полмиллиона миль на одном галлоне бензина, и было бы дешевле его выбросить, чем платить за парковку» [30].
Динамично развивается и мировой рынок матричных интегральных схем. К таким схемам можно отнести два основных типа: матричные коммутационные схемы (ведущий производитель Zarlink Semiconductor) и программируемые логические интегральные схемы (ПЛИС), основанные на развитии концепции программируемых матриц логики.
Активное развитие цифровых систем обработки информации приводит к возникновению острой потребности в специализированных интегральных схемах, что диктуется необходимостью снижать стоимость изготавливаемых узлов, не проигрывая при этом в функциональности и спектре решаемых задач.
Матричные коммутационные схемы находят широкое применение в цифровых системах сбора и обработки данных, в коммутационных средствах параллельного обмена информацией в измерительных системах, где необходима коммутация массивов данных.
Динамика развития рынка матричных интегральных схем по оценкам всемирной организации по учету сбыта полупроводников World Semiconductor Trade Statistics приведена на рис. 1.
25 2Є 15 It 5
і Матричные КС і ПЛИС
Рис. 1 Динамика развития рынка матричных интегральных схем (в млрд. долларов) по оценкам World Semiconductor Trade Statistics
ПЛИС также находят широкое применение в цифровых системах обработки информации для получения нестандартного набора схем, реализующих требуемые булевы функции. Несмотря на то, что оба типа матричных схем предназначены для выполнения разных функциональных задач, они имеют сходную структуру - матричный способ соединения элементов ячеек, и возможность репрограммирования ячеек матрицы.
Задачи цифровой обработки сигналов имеют поточный характер обработки больших объемов данных в реальном режиме времени и требуют от технических средств высокой производительности и обеспечения возможности интенсивного обмена с внешними устройствами. Поэтому в цифровых системах обработки сигналов актуальна задача многократного выполнения разнообразных логических операций над массивами данных с их коммутацией между процессорами. Такая задача, например, на базе семейств микропроцессоров TMS320Cxx фирмы Texas Instruments решается тем, что процессоры связаны матричным коммутатором, а логические операции производятся в дополнительных логических блоках. Это ведет к увеличению количества корпусов интегральных схем (ИС), и как следствие к усложнению монтажа, снижению надежности системы и ее быстродействия.
В цифровых системах обработки данных все более актуальной становится задача динамического реконфигурирования системы, когда в процессе работы системе необходима автоматическая высокоскоростная реконфигурация наборов реализуемых схем программируемой логики. Поэтому требуется дальнейшее снижение времени динамического реконфигурирования существующих ПЛИС (ведущие производители Xilinx, Altera, Actel, Lattice).
Современное развитие микроэлектроники это не только совершенствование технологий производства интегральных схем, но и развитие их математического описания. Поэтому необходимо дальнейшее совершенствование известных, и разработка новых математических моделей, описывающих логическую структуру матричных коммутационных схем и программируемых матриц логики. Поэтому тема диссертации является актуальной.
Объектом исследования диссертационной работы является матричный коммутатор с параллельной настройкой каналов связи, а также ПЛИС, основанные на концепции программируемых матриц логики (ПМЛ).
Предметом исследования являются:
математические и информационно-логические модели, позволяющие выполнять основные логические операции над п потоками и их коммутацию;
алгоритмы параллельного выполнения логических операций при коммутации потоков;
алгоритмы высокоскоростного динамического реконфигурирования программируемой матричной логики.
логическая структура матричного коммутатора с программируемой логикой.
Целью работы является разработка математических и информационно-логических моделей, алгоритмов работы и разработка на их основе структуры матричного коммутатора с программируемой логикой.
Для достижения поставленной цели сформулированы следующие задачи:
анализ известных алгоритмов, математических моделей, схемотехнических решений матричных коммутационных схем и репрограммируемых матриц логики;
разработка математических моделей, описывающих логическую структуру матричного коммутатора с программируемой логикой (МКПЛ);
разработка информационно-логических моделей, описывающих процессы настройки и режимы работы матричного коммутатора с программируемой логикой;
разработка алгоритмов работы МКПЛ;
проведение экспериментальных исследований, с целью проверки полученных математических моделей, алгоритмов и логической структуры МКПЛ.
разработка имитационой модели МКПЛ как системы массового обслуживания.
7) разработка логической структуры МКПЛ, на основе полученных матема
тических информационно-логических моделей;
Методы исследований. Исследования, проводимые в работе, базируются на методах математического и имитационного моделирования, теории булевых функций и теории телетрафика.
Научная новизна работы. В диссертации разработаны и вынесены на защи-
ту следующие основные положения:
математическая модель, описывающая логическую структуру матричного коммутатора с программируемой логикой, отличающаяся от известной тем, что в нее дополнительно введены системы выходных переключательных функций, описывающие логическую структуру узлов выделения команды, переключателей вертикальных шин и местного устройства управления;
информационно-логическая модель, описывающая процессы настройки матричного коммутатора с программируемой логикой, отличающаяся от известной тем, что в нее дополнительно введены функции, описывающие процесс программирования МКПЛ на выполнение логических операций;
информационно-логическая модель, описывающая работу МКПЛ в различных режимах, отличающаяся от известной тем, что в нее дополнительно введены функции, описывающие процессы параллельного выполнения логических операций над коммутируемыми потоками;
алгоритмы параллельного выполнения логических операций над коммутируемыми потоками с использованием одной и двух внутренних шин коммутатора, отличающиеся тем, что в них введены процедуры поразрядной конъюнкции с использованием свойств промежуточных шин, с целью исполнения простейших логических операций;
алгоритм программирования матричного коммутатора, отличающийся тем, что в него введены процедуры последовательного выделения и фиксации трех разрядов кода логической команды с целью инверсии над входными переменными, распараллеливания входных переменных, и инверсии результатов операций;
Практическая ценность работы. Разработанные в диссертации математические, информационно-логические модели и алгоритмы, и полученная на их основе структура матричного коммутатора с программируемой логикой ориентированы на аппаратную реализацию в виде специализированной интегральной схемы:
. матричного коммутатора;
. ПМЛ с высокоскоростной динамической реконфигурацией, реализующей схемы комбинационной логики.
Использование разработанных алгоритмов и логической структуры в качестве интегральной схемы матричного коммутатора в системах цифровой обработки
сигналов позволит уменьшить в этих системах в 2-5 раз число логических блоков. При использовании в качестве интегральной схемы НМЛ, разработанные алгоритмы позволяют уменьшить время реконфигурирования ИС в 2-3 раза, что приводит к увеличению надежности системы, к упрощению ее монтажа на печатной плате, повышению быстродействия.
Создана имитационная модель матричного коммутатора с программируемой логикой в среде моделирования GPSS (General Purpose Simulation System) для ОС Windows - GPSS World v.4.3.5, которая зарегистрирована в Федеральном институте промышленной собственности РФ (свидетельство об официальной регистрации программ для ЭВМ ФИПС №2005611003 от 25 апреля 2005г; заявитель и патентообладатель Астраханский государственный университет).
На разработанную логическую структуру матричного коммутатора с программируемой логикой получено патент РФ на изобретение:
Патент 2251792 Российская Федерация, МПК7 Н 03 К 17/04. Матричный коммутатор с программируемой логикой; заявитель и патентообладатель Астраханский государственный технический университет. - №2003113569/09 (014402); заявл. 08.05.2003; опубл. 10.05.05 г. Бюл. № 13.
Работа выполнена в соответствии:
. с госбюджетной научно-исследовательской работой Астраханского государственного технического университета № ГР 0120.0 406700 «Анализ и синтез элементов и устройств телекоммуникационных, информационно-измерительных систем и систем управления»;
. с госбюджетной научно-исследовательской работой Астраханского государственного университета «Интеллектуальные системы автоматизированного проектирования и управления»;
Предложенные модели, алгоритмы и структура матричного коммутатора приняты к внедрению в ЗАО «Астраханьспецавтоматика».
Апробация работы. Основные результаты работы докладывались и обсуждались на V Всероссийской научной конференции с международным участием молодых ученых и аспирантов «Новые информационные технологии» (Таганрог, 2002г); на конференции по связи и управлению In the IEEE-Siberian Conference on Control and Communications (SIBCON-2003) (Томск, 2003г.); на научно-технических
конференциях профессорско-преподавательского состава Астраханского государственного технического университета (Астрахань, 2002, 2003, 2004); на Международной научно-практической конференции «Качество науки - качество жизни» (Тамбов, 2005г).
Публикации. По теме диссертации опубликовано 9 печатных работ.
Структура и объем работы. Диссертация содержит введение, 4 главы, заключение, список литературы, приложение. Основное содержание работы изложено на 180 страницах, включая приложение, библиографический список из 120 наименований, 20 таблиц и 50 рисунков.
В первой главе выполнен обзор известных, репрограммируемых матриц логики. Рассмотрены известные подходы к синтезу схем программируемых логических матриц (ПЛМ) и программируемых матриц логики (ПМЛ). Проведен патентный анализ существующих матричных коммутаторов, которые использованы для достижения поставленных в диссертации целей. По результатам анализа (более 30 патентов) за десять лет по четырем ведущим странам мира (СССР-Россия, США, Япония, Евросоюз) сделан вывод о том, что:
Не известны алгоритмы параллельного выполнения логических операций при коммутации массивов данных.
Известный алгоритм работы и логическая структура матричного коммутатора с параллельной настройкой каналов могут служить основой для решения задач диссертационного исследования.
Во второй главе разработаны математические и информационно-логические модели, алгоритмы работы МКПЛ. Получены следующие результаты:
математическая модель, описывающая логическую структуру матричного коммутатора с программируемой логикой;
информационно-логическая модель, описывающая процессы настройки матричного коммутатора с программируемой логикой;
информационно-логическая модель, описывающая работу матричного коммутатора с программируемой логикой в различных режимах.
Разработанные математические, информационно-логические модели, позволяют выполнять параллельно основные логические операции над п потоками и их коммутацию.
На основании полученных математических и информационно-логических моделей предложены алгоритмы:
алгоритм программирования МКПЛ на выполнение логических операций;
алгоритмы параллельного выполнения логических операций над коммутируемыми потоками с использованием одной и двух промежуточных шин.
Разработанные алгоритмы позволяют использовать МКПЛ:
как коммутатор, что ведет к уменьшению в системе числа корпусов логи
ческих блоков, за счет интеграции их функций в матричный коммутатор;
как ПМЛ с динамической реконфигурацией, что ведет к снижению вре
мени ее настройки.
В третьей главе на основе полученных математических моделей, разработана логическая структура и функциональные схемы матричного коммутатора с программируемой логикой.
Разработанное устройство позволяет выполнять параллельно логические операции над коммутируемыми потоками, что приводит к уменьшению в системе числа корпусов логических блоков, за счет интеграции их функций в матричный коммутатор.
В четвертой главе проведены экспериментальные исследования, направленные на подтверждение теоретических результатов, полученных в предыдущих главах, с помощью системы моделирования "Electronics Workbench", (версий 5.12 и 6.2 «Multisim-2001»).
Проверена истинность перехода от математических моделей к функциональным блокам МКПЛ.
Экспериментально проверена достоверность полученных математических, информационно-логических моделей и алгоритмов.
Создана имитационная модель процесса обслуживания МКПЛ в системе GPSS (для ОС Windows - GPSS World v.4.3.5)
В заключении формулируются основные результаты и выделяются возможные направления дальнейших исследований.
Отдельные благодарности. Особая благодарность доктору технических наук, профессору Петровой Ирине Юрьевне за ряд ценных замечаний по диссертации.
1. ОБЗОР ЛИТЕРАТУРНЫХ ИСТОЧНИКОВ
Анализ схем матричных коммутаторов
В программируемом логическом устройстве, предложенном Тюриным С.Ф., Несмеловым В.А., Беляковым А.Ю., и др. (см. патент [45]) технический результат изобретения заключается в повышении быстродействия при вычислении логических функций в условиях возникновения отказов. Он достигается путем введения дисциплины вычисления логических функций за два такта по двум подфункциям с дизъюнкцией промежуточных результатов. Устройство позволяет существенно повысить быстродействие при вычислении логических функций в условиях отказов за счет уменьшения времени перепрограммирования и использования логических элементов, реализующих функцию С.Тюрина (f = xx-x2 vx3-x4 ), особенностью которой является то, что она сама и все ее модификации, полученные при однократной подстановке констант 0,1 или однократного инвертирования переменных, обладают функциональной полнотой. Поэтому однократный отказ входов даже последнего элемента в "пирамиде" не приводит к установлению константы на его выходе, что обеспечивает возможность вычислений за два такта на половине элементов. Программируемое логическое устройство работает в следующих режимах: 1) программирования (или запись); 2) вычисления при отсутствии отказов; 3) вычисления при наличии отказов.
В однородной вычислительной среде с двухслойной программируемой структурой, предложенной Бачериковым Г.И., Геворкяном В.И. Крохиным В.М. (см. патент [43]) предназначено для создания высокоскоростных систем обработки больших потоков данных в реальном режиме времени. Достигаемый технический результат - уменьшение сложности выполнения операций коммутации данных и увеличение быстродействия. Устройство работает следующим образом. Каждая задача состоит из множества шагов, представляющих собой законченные действия (процессы). Перед началом решения задачи в регистры команд каждой вычислительной 2 и командные регистры каждой запоминающей 3 ячейки с помощью устройства управления 1 производится запись команд программы корневого (первого) процесса, и каждый процесс как бы "раскладывается" по матрицам ячеек. В дальнейшем каждая вычислительная 2 и запоминающая 3 ячейка выполняет свою команду до тех пор, не завершится очередной процесс. Тогда в ячейки могут быть записаны команды нового процесса. Причем выполнение нового процесса инициируется крайними ячейками матрицы вычислительных ячеек 3. На время выполнения текущего процесса на однородной вычислительной структуре как бы организуется двухуровневый конвейер, с одного конца которого загружаются входные данные, а затем обрабатываются, передаваясь от ячейки к ячейке, и выгружаются с другого конца конвейера. Одновременно могут существовать несколько конвейеров, то есть загружаются несколько процессов, если они размещаются в матрице. Вычислительная ячейка 2 одновременно выполняет следующие функции: выполнение арифметико-логических операций, передача информации транзитом, без обработки. В качестве примера можно привести следующую систему команд: "Логическое-И", "Логическое-И с инверсией", "Арифметическое сложение". "Сложение по модулю 2", "DT-триггер", "Умножение целого числа произвольной длины на число фиксированной длины". Реализация однородной вычислительной среды позволяет в два раза повысить производительность при выполнении арифметико-логических операций и в десятки раз при выполнении операций коммутации данных в потоках (сортировки, перестановки, вставки, удаления).
Устройство программируемых логических схем, соединенное коммутирующей матрицей, предложенное Kawana, Keiichi (см. патенты Евросоюза, США [96,99]) предназначено для формирования соединений программируемых элементов с помощью коммутационной схемы. Коммутирующие элементы в канале связаны таким образом, чтобы разрешить пользователю строить желаемую логическую схему. Такая схема включает коммутирующую матрицу, чтобы запрограммировать и соединить коммутирующие элементы друг с другом.
Схема также включает множество модулей логических функции, в каждом, из которых есть встроенные средства проектирования программируемых логических схем. Коммутирующая матрица предназначена для соединения произвольных коммутирующих элементов в различных направлениях, включая и от программируемого коммутатора в соответствии с программой, введенной внешне. Такое условие программируемых ключей во всех коммутирующих узлах коммутирующей матрицы максимально повышает гибкость соединений между коммутирующими элементами.
В цифровых системах сбора и обработки данных, в коммутационных средствах параллельного обмена информацией в измерительных системах схемы матричных коммутаторов с полем nxm нашли широкое применение. Матричные коммутаторы функционируют, как правило, в режиме разовой коммутации, то есть происходит настройка всех каналов связи, далее идет передача данных, затем следующая настройка и т.д. руемыми связями использование матричных коммутаторов позволяет создавать программно-настраиваемые адаптивные структуры. Простейший матричный коммутатор представляет собой однонаправленный коммутатор nxm с программируемой настройкой связей, осуществляемой перед коммутацией (рис.1.8.). Структура такого коммутатора состоит из дешифраторов выходных и входных линий (DCX и DCY), коммутирующей матрицы (М) и буферных каскадов выходных и входных линий связи (BDI и BDO). Для установления связи і-го входа с j-м выходом необходимо на входы дешифратора выхода DCY подать код номера j-ro выхода, а на входы DCX - код номера і-го входа одновременно с сигналом STB=L. Для программирования связей по всем m каналам необходимо затратить m тактов. Во время настройки коммутатор должна быть выбран сигналом CS.
Недостатком такой структуры является последовательная настройка каналов связи. Для программирования связей по всем m каналам необходимо затратить m тактов.
В матричном коммутаторе, предложенном В.Е. Кадулиным и В.И. Кувато-вым (см. авторское свидетельство [3]) снижено время настройки путем введения дополнительного дешифратора адреса, двух кольцевых регистров сдвига, счетчика, дешифратора, Q-разрядного регистра, вертикальных и горизонтальных формирователей. В каждом цикле программной настройки матричного коммутатора обеспечивается выбор заданной строки коммутирующих элементов и отключение (с помощью третьего состояния) остальных строк от внешних цепей записи с последующим перебором и настройкой всех коммутирующих элементов строки и переходом к следующей строке.
Разработка алгоритмов функционирования МКПЛ
Импульс с і-й шины 14 предварительной записи поступает по і-й горизонтали на пятые управляющие входы, коммутационных узлов 3, а по і-й вертикали на шестые управляющие входы коммутационных узлов 3. В соответствующих коммутационных узлах і-й горизонтали и і-й вертикали данные сигналы открывают ключи 25 и 30. Причем при левом поиске формируется выходной импульс только на выходах ключей 25, расположенных в коммутационных узлах 3 по і-й горизонтальной коммутируемой шине 2, а при правом поиске - только на выходах ключей 30, находящихся в коммутационных узлах 3 по і-й вертикали. Таким образом, импульс с данных ключей записывает единицу во все RS-триггеры 18 настраиваемых горизонтальных коммутируемых шин 2 при левом поиске, и, наоборот, - единицу во все RS-триггеры 18 выбранных вертикальных коммутируемых шин 1 при правом поиске. На первый информационный вход включенного элемента 20 равнозначности должен приходить через ключи 24 и 29 последовательный код с соответствующих выходов 8 перепрограммируемого постоянного запоминающего устройства 7. Этот последовательный код на і-м выходе 8 должен соответствовать своему адресу либо вертикальной 1, либо горизонтальной 2 коммутируемой шины. Причем при левом поиске через второй ключ 24 коммутационного узла 3 этот код будет дан только для і-й выбранной горизонтальной коммутируемой шины 2, а при правом поиске через пятый ключ 29 - только для і-й вертикальной коммутируемой шины 1.
Выборка последовательных кодов на выходы 8 осуществляется следующим образом. Сигнал с шины 9 начала настройки перебрасывает также RS-триггер 46 в блоке 5 управления настройкой (рис. 1.16.). Таким образом, потенциал с S-выхода RS-триггера 46 открывает элемент И 48, через который проходят тактирующие импульсы с шины 12 тактирования на счетный вход счетчика 45. С задержкой на счет формируется на адресных выходах блока 5 управления настройкой двоичный код, соответствующий адресу первой ячейки в перепрограммируемом постоянном запоминающем устройстве 7. Сигнал с S-выхода RS-триггера 46 через элемент 50 задержки открывает элемент И 49, через который тактирующие импульсы появятся на первом адресном выходе блока 5 управления настройкой, обеспечивая тем самым далее в перепрограммируемом постоянном запоминающем устройстве 7 разрешение считывания информации. В момент log2n такта с последнего выхода счетчика 45 формируется потенциал, который через одновибратор 51 появляется в виде импульса на последнем выходе блока 5 управления настройкой, а затем на шине 13 окончания настройки. Сигнал с шины 13 окончания настройки переводит через элемент ИЛИ 47 RS-триггера 46 в нулевое состояние. Потенциал с его R-выхода выключит дешифратор 44 и счетчик 45. Процесс формирования постоянных последовательных кодов на первый информационный вход элементов 20 равнозначности коммутационных узлов 3 прекращается.
На второй информационный вход элемента 20 равнозначности через ключи 23 и 28 должен поступать второй сравниваемый последовательный код, или с соответствующей горизонтальной коммутируемой шины 2 (при открытом ключе 23), или с соответствующей вертикальной коммутируемой шины 1 (при открытом ключе 28).
Если последовательные коды на двух информационных входах совпадают во всех разрядах между собой, то с инверсного выхода элемента 20 равнозначности формируется постоянно нулевой потенциал, который через элемент ИЛИ 22 поступает на R-вход RS-триггера 18 и удерживает его предыдущее единичное состояние. Как только, хотя бы в одном разряде, произойдет несовпадение, то с инверсного выхода элемента 20 равнозначности формируется единичный сигнал, который перебрасывает через элемент ИЛИ 22 RS-триггер 18 в нулевое состояние. Таким образом, для настраиваемых горизонтальных 2 и вертикальных 1 коммутируемых шин остаются в единичном состоянии необходимые RS-триггеры 18 коммутационных узлов 3.
В дальнейшем перезапись единичного состояния RS-триггера 18 во второй D-триггер 19 осуществляется за счет того, что сигнал с шины 13 окончания настройки сбрасывает во включенных узлах 4 подключения абонентов RS-триггера 36, с S-выхода которого по заднему фронту на втором одновибраторе 38 генерируется импульс на соответствующей шине 15 записи единицы. По данному импульсу с этой шины в соответствующих коммутационных узлах 3 открываются при левом поиске элементы И 26, а при правом поиске — элементы И 31. Сигнал с одного из этих элементов через элемент ИЛИ 35 и элемент 21 задержки поступает на С-вход второго D-триггера 19 и фиксирует момент перезаписи для і-й горизонтальной коммутируемой шины 2 при левом поиске, для і-й вертикальной коммутируемой шины 1 при правом поиске.
Матричное коммутационное устройство, предложенное И.В. Бесединым, Р.С. Кильметовым, Б.Е. Механцевым, И.В. Чеботаревым (см. авторское свидетельство [7]) пользовано для построения коммутационных полей и позволяет повысить производительность и надежность устройства путем введения в каждый коммутатор регистра состояний в результате осуществления возможности перевода выходных формирователей за один такт в третье высокоомное состояние, а также исключения запрещенных состояний выходных формирователей при включении напряжения питания, что достигается путем автоматической установки триггера регистра состояний.
Матричный коммутатор, предложенный Ерохиным А.В., Фрадкиным Б.Г., Левиным И.И., Рыжих О.А. (см. патент [36]) предназначен для построения коммутационных вычислительных систем. Наиболее близким по технической сути является программируемый коммутатор IMS С004 [115], который обладает невысоким быстродействием вследствие последовательной настройки коммутаторов в узлах коммутационной сети. В предложенном матричном коммутаторе снижено время настройки коммутационной сети путем одновременной настройки всех коммутаторов в столбце матрицы коммутационной сети.
Технический результат разработки МКПЛ
По шине 47 выделения команды (см. рис.3.1.) этот импульс поступает на все узлы выделения команд 1.1... 1.п. В этот момент по каждому из входов 9.1...9.П матричного коммутатора поступает первый разряд кода логической команды. Этот разряд фиксируется триггером 21 (см. рис.3.2.), который управляет прямыми и инверсными каналами передачи информационных сообщений в режиме передачи информации. При поступлении на матричный коммутатор заднего фронта синхроимпульса, соответствующего сигналу с выхода 47, в счетчике 41 (см. рис.3.5.) устанавливается код 2. При этом на его выходах 68 и 69 появляются единичные сигналы, а на выходах 67 и 70 - нулевые. Этими сигналами элемент И 42 блокируется, а элемент И 43 открывается. Ближайший синхроимпульс проходит через элемент И 43 на шину 48 выделения команды. В этот же момент на входах 9.1...9.П присутствует второй разряд кода логической команды. Каждый из этих разрядов фиксируется триггером 22 (см. рис.3.2.) соответствующего узла выделения команды 1.1, ..., l.n. Эти триггеры управляют передачей информационных сообщений по вертикальным шинам 18.1, ..., 18.п.
Задний фронт синхроимпульса, соответствующий сигналу с выхода 48, устанавливает в счетчике 41 код 3 (см. рис.3.5.). При этом на выходах 67 и 69 появляются единичные сигналы, а на инверсных выходах 68 и 70 - нулевые. Таким образом, элемент И 43 блокируется, а элемент И 44 открывается. Ближайший синхроимпульс проходит через элемент И 44 на шину 50 выделения команды, на переключатели вертикальных шин 2.1, ..., 2.п и выходные устройства 6.1, ..., б.т. (см. рис.3.1). Одновременно с появлением сигнала с выхода 50 на входах 9.1, ..., 9.п матричного коммутатора появляются третьи разряды кода логической команды. Эти разряды проходят через инверторы 23, элементы 24 в 2.1, ..., 2.п на вертикальные шины 17.1, ..., 17л и далее через те из ключей 5.1.1, ..., 5.n.m, которые были включены с помощью элементов памяти 4.1.1, ..., 4.n.m на этапе настройки каналов связи. На промежуточные шины 19.1, ..., 19.т разряды поступают в прямом коде, так как вторично инвертируются в узлах ключей элементами И-НЕ 29. По этим шинам коды разрядов поступают на соответствующие выходные узлы 6.1, ..., б.т, где по сигналу с выхода 50 фиксируются триггером 31 (см. рис.3.4.), который управляет прямой и инверсной передачей результата логической операции, на выход 10.j ( j = 1, m ) матричного коммутатора на этапе передачи информации.
Задним фронтом синхроимпульса, соответствующего сигналу с выхода 50 счетчик 41 (см. рис.3.5.) устанавливается в нулевое состояние, на его выходе переноса 71 появляется сигнал, который по входу 61 сбрасывает триггер 37 в нулевое состояние и через элемент ИЛИ 72 обнуляет счетчик 40. В результате этих действий элемент И 39, несмотря на наличие единичных сигналов на его третьем и четвертом входах (так как единичные сигналы присутствуют на инверсных выходах 68 и 70 счетчика 41) остается блокированным и не пропускает синхроимпульсы с входа 14 на счетчик 40, а элемент И-НЕ 38 тоже блокируется (так как на выходе переноса 64 счетчика 40 устанавливается нуль) и также не пропускает синхроимпульсы с входа 14 на счетчик 41. В то же время открывается элемент И 46, предназначенный для формирования сигнала управления передачей информации по шине 51.
Таким образом, в триггерах 21 и 22 узлов выделения команд 1.1, ..., l.n (см. рис.3.2) и в триггерах 31 выходных узлов 6.1, ..., б.т (см. рис.3.4) хранятся коды логических команд.
Данный алгоритм является новым и разработан для обеспечения функций программирования МКПЛ на выполнение логических операций. Алгоритм содержит процедуры последовательного выделения и фиксации трех разрядов кода логической команды с целью инверсии над входными переменными, распараллеливания входных переменных, и инверсии результатов операций.
Алгоритм позволяет использовать матричный коммутатор как программируемую матрицу логики с высокоскоростной динамической реконфигурацией, что приводит к снижению времени ее настройки (обоснование снижения времени настройки приведено в третьей главе).
Рассмотрим работу матричного коммутатора в режиме передачи информационного сообщения по образованным каналам связи. Алгоритм прямой (инверсной) передачи информации приведен на рис. 2.4 а-б.
Если в результате настройки каналов связи вдоль одной из промежуточных шин 19.J или 20.J только один элемент памяти 4.i.j фиксирует наличие канала связи, т.е. его триггер 28 находится в единичном состоянии, то триггеры 28 всех остальных элементов памяти в ряду j находятся в инверсном состоянии. Кроме того, если в триггерах 21 и 22 узла выделения команд l.i и триггере 31 выходного узла 6.j записаны нули, то при поступлении на вход 12 матричного коммутатора внешнего сигнала, по длительности равного информационному сообщению, на выходе элемента И 46 (см. рис.3.5.) появляется сигнал управления передачей информации, который поступает по шине 51 на входы всех переключателей вертикальных шин 2.1, ..., 2.п и на входы всех выходных узлов 6.1, ..., б.т. Информационное сообщение с входа 9.І поступает на вход переключателя вертикальных шин, в котором оно проходит через инвертор 23, далее через открытую часть элемента 24 на вертикальную шину 17.І. По этой шине информационное сообщение достигает ключа 5.i.j проходит в нем через элемент И-НЕ 29, где вторично инвертируется (см. рис.3.3.) и поступает на промежуточную шину 19.J. Далее по шине 19.J сообщение поступает в выходной узел 6.j и проходит через элемент ИЛИ 32, элемент И 33 и элемент ИЛИ 36 с третьим состоянием на выходе. Так как при наличии сигнала на шине 51 элемент 36 находится в проводящем состоянии, информационное сообщение оказывается на выходе lO.j. Таким образом, информационное сообщение проходит без изменений с входа 9.І на выход lO.j. Если при тех же условиях в триггере 21 хранится единица, то на выход lO.j с входа 9.І передается инвертированное сообщение. При этом в переключателе вертикальных шин 2.і информационное сообщение проходит, минуя инвертор 23 через открытую часть элемента 24 на вертикальную шину 17.І и далее, как описано ранее. Инверсная передача сообщения осуществляется, если при тех же условиях в триггере 21 хранится нуль, а в триггере 31 - единица. В этом случае инвертирование информации осуществляется элементом И-НЕ 34 (см. рис.3.4.)
Имитационное моделирование логической структуры МКПЛ
Разработанные алгоритмы (рис.2.5 а-с, рис.2.6 а-с) отличаются от известного алгоритма функционирования матричного коммутатора с параллельным поиском каналов тем что, для выполнения логических операций в алгоритм дополнительно введены процедуры поразрядной конъюнкции с использованием свойств промежуточных шин, с целью исполнения простейших логических операций.
Алгоритмы (рис.2.5 а-с, рис.2.6 а-с) приводят к уменьшению в системе числа корпусов интегральных схем АЛУ, за счет интеграции их функций в матричный коммутатор. Это приводит к увеличению надежности системы, упрощению ее монтажа на печатной плате, и повышению ее быстродействия (обоснование приведено в третьей главе). Выводы по второй главе Во второй главе разработаны математические модели и алгоритмы работы матричного коммутатора с программируемой логикой. 1. Разработаны математические модели, описывающие логическую струк туру матричного коммутатора с программируемой логикой, отличающиеся от из і вестных тем, что в них дополнительно введены системы выходных переключательных функций, описывающих логическую структуру узлов выделения команды, переключателей вертикальных шин и местного устройства управления. 2. Разработана информационно-логическая модель, описывающая процессы настройки матричного коммутатора с программируемой логикой, отличающаяся от известной тем, что в нее дополнительно введены функции, описывающие процесс программирования МКПЛ на выполнение логических операций; 3. Разработана информационно-логическая модель, описывающая работу МКПЛ в различных режимах, отличающаяся от известной тем, что в нее дополнительно введены функции, описывающие процессы выполнения логических операций над коммутируемыми потокам. Модели позволяют выполнять параллельно основные логические операции над п потоками и их коммутацию. 4. Предложен алгоритм программирования матричного коммутатора, отличающийся тем, что в него введены процедуры последовательного выделения и фиксации трех разрядов кода логической команды с целью инверсии над входными переменными, распараллеливания входных переменных, и инверсии результатов операций. 5. Предложены алгоритмы параллельного выполнения логических операций над коммутируемыми потоками с использованием одной и двух внутренних шин коммутатора, отличающиеся тем, что в них введены процедуры поразрядной конъюнкции с использованием свойств промежуточных шин, с целью исполнения простейших логических операций. 6. Разработанные алгоритмы позволяют использовать МКПЛ: как коммутатор, что ведет к уменьшению в системе числа корпусов интегральных схем АЛУ, за счет интеграции их функций в матричный коммутатор; как ПМЛ с высокоскоростной динамической реконфигурацией, что ведет к снижению времени ее настройки. На основе полученной математической модели, представленной выходными переключательными функциями (2.41), разработаем логическую структуру матричного коммутатора с программируемой логикой.
Матричный коммутатор с программируемой логикой (см. рис.3.1.) состоит из узлов выделения команд 1.1, 1.2, ..., l.n, переключателей вертикальных шин 2.1, 2.2, ..., 2.п, узлов вертикальной настройки 3.1, 3.2, ..., З.п, коммутирующих узлов, состоящих из элементов памяти 4.1.1, 4.1.2, ..., 4.l.n, 4.2.1, 4.2.2, ..., 4.2.п, ..., 4.Ш.1, 4.Ш.2, ..., 4.Ш.П и узлов ключей 5.1.1, 5.1.2, ..., 5.l.n, 5.2.1, 5.2.2, ..., 5.2.п, ..., 5.Ш.1, 5.Ш.2, ..., 5.m.n, выходных узлов 6.1, 6.2, ..., 6т, узлов горизонтальной настройки 7.1, 7.2, ..., 7.пт и местного устройства управления 8. Кроме того, матричный коммутатор содержит п входов 9.1, 9.2 ..., 9.п и m выходов в виде двунаправленной шины 10.1, 10.2, ..., Ю.т, вход начальной установки 11, вход передачи информации 12, вход разрешения настройки 13, синхровход 14, п шин вертикальной настройки 15.1, 15.2, ..., 15.n, m шин горизонтальной настройки 16.1, 16.2 ..., 16.т, 2п вертикальных шин 17.1, 17.2., ..., 17.п, 18.1, 18.2., ..., 18.п, и 2ш промежуточных шин 19.1, 19.2, ..., 19.m, 20.1, 20.2, ..., 20.m.. Матричный коммутатор содержит 5 внутренних шин управления: 3 шины выделения команд 47, 48, 50, шину настройки 49 и шину управления передачей информации 51.
Узлы выделения команд 1Л предназначены для выделения двух старших разрядов из трехразрядного кода команды, хранения их во время исполнения команды и формирования управляющих сигналов в соответствии с содержимым этих разрядов. Информационный вход каждого из этих узлов соединен однозначно с соответствующим ему входом 9.І матричного коммутатора, а управляющие его входы связаны с выходами 47, 48 выделения команды местного устройства управления 8 через одноименные шины, а выход - с управляющим входом переключателя вертикальных шин 2.І.
