Содержание к диссертации
Введение
ГЛАВА 1. Физические основы энергопотребления наноразмерных цифровых КМОП СБИС 18
1.1. Динамическая мощность цифровых КМОП СБИС 19
1.1.1. Мощность, затрачиваемая на перезаряд узловой емкости 19
1.1.2 Мощность, связанная с протеканием сквозного тока 20
1.1.3. Метод энергетической оптимизации логических цепей 21
1.1.4 Выводы по параграфу 26
1.2. Статическая мощность цифровых СБИС 26
1.2.1. Подпороговый ток 27
1.2.1. Ток обратно смещенного р-n перехода 29
1.2.2. Ток утечки через переход затвор-подложка 31
1.2.4. Ток стока, индуцированный затвором (GIDL) 33
1.3. Тенденции в изменении соотношений между динамической и статической мощностью при уменьшении проектных норм 35
Выводы по главе 39
ГЛАВА 2. Снижение энергопотребления арифметико-логических блоков 41
2.1. Снижение энергопотребления цепей распространения тактового сигнала 41
2.2. Методы снижения энергопотребления арифметико-логических блоков, заложенные в средства САПР 53
2.2.1. Изменение размеров элементов (Gate Sizing) 55
2.2.2. Переподключение входов элементов (Pin swapping) 57
2.2.3. Объединение элементов (Pin merging) 58
2.2.4. Оптимизация фронтов сигналов (Slew optimization) ' 59
2.2.5. Перестроение логических цепей 59
2.2.6. Алгоритм автоматической оценки мощности. Анализ рассмотренных методов. 61
2.3. Библиотека стандартных логических элементов 64
2.3.1. Логика с использованием проходных транзисторов 64
2.3.2. Преодоление ограничений, накладываемых на элементы с проходными транзисторами. 69
2.3.3. Разработанные элементы библиотеки 1Ъ
2.4. Методика использования функциональных узлов 75
2.4. Модификация метода отключения функциональных узлов 79
Выводы по главе 83
ГЛАВА 3. Снижение энергопотребления СФ-блоков СОЗУ 86
3.1. Обобщенная структурная схема двух координатной секции СОЗУ. 86
3.2. Анализ энергопотребления секции однопортовой СОЗУ 89
3.3. Определение оптимальной структуры секции накопителя 101
3.4. Методы повышения быстродействия СОЗУ 108
Выводы по главе 116
ГЛАВА 4. Практическое использование разработанного маршрута проектирования 118
4.1. Использование библиотеки, включающей разработанные логические элементы 118
4.2. Семейство СФ-блоков СОЗУ 120
4.1.1. Выбор ячейки памяти для СФ-блока СОЗУ 121
4.1.2. Предварительный расчет параметров СФ-блока СОЗУ 4К16 бит 122
4.1.3. Схемотехническая и топологическая реализация СФ-блока СОЗУ 124
4.1.4. Верификация СОЗУ 126
4.3. СФ-блоков ФАПЧ 129
4.2.1. Структурная схема ФАПЧ и принцип действия 131
4.2.2. Цифровое ядро ФАПЧ 132
4.2.3. Минимизация энергопотребления ФАПЧ 133
Заключение 137
Список литературы 140
- Мощность, связанная с протеканием сквозного тока
- Методы снижения энергопотребления арифметико-логических блоков, заложенные в средства САПР
- Определение оптимальной структуры секции накопителя
- Схемотехническая и топологическая реализация СФ-блока СОЗУ
Введение к работе
Актуальность проблемы
Развитие перспективной электронной компонентной базы (ЭКБ) в России в настоящее время связано с освоением передовых технологий изготовления КМОП СБИС уровня 250…90нм и созданием на этой основе наноразмерных СБИС типа «система на кристалле» (СнК), позволяющих решать важные, в частности, стратегические задачи обработки сигналов в реальном масштабе времени.
Обязательными элементами наноразмерных СБИС СнК являются процессорные ядра, память, периферийные цифровые, цифро-аналоговые и аналоговые блоки. В основе процессорных ядер лежат цифровые сложнофункциональные (СФ) блоки арифметико-логических устройств, устройств управления и памяти. Современные СБИС СнК содержат десятки-сотни миллионов транзисторов, имеют размеры кристалла 200…500мм2, работают на частотах от 0,5 до 3ГГц и выше, при этом потребляют значительную мощность: несколько десятков и сотен Ватт, более 50% которой приходится на цифровые блоки и блоки ОЗУ.
Такое значительное энергопотребление приводит к росту температуры кристалла и появлению локальных перегревов, в результате чего:
снижается надежность работы СБИС;
происходит ухудшение электрических характеристик СБИС, прежде всего снижение быстродействия;
увеличивается вероятность функционального отказа СБИС.
Для мобильных устройств увеличение энергопотребления приводит к:
снижению времени работы от внешнего источника питания;
увеличению размеров и мощности охлаждающих устройств;
увеличению стоимости эксплуатации устройства.
Маршрут проектирования СБИС СнК основан на повторном использовании СФ-блоков и в частности включает в себя этапы:
разработки алгоритмов и архитектуры функционирования СнК, определение состава используемых СФ-блоков;
выбора используемых для синтеза библиотек стандартных логических элементов;
проектирования заказных СФ-блоков СБИС на основе библиотек стандартных логических элементов;
верификации и аттестации заказных СФ-блоков;
синтеза и верификации проекта на логическом уровне с учетом характеристик CФ-блоков;
интеграции СФ-блоков в проект.
Электрические характеристики наноразмерных СБИС СнК, в том числе и энергопотребление, при выбранном уровне технологии зависят от характеристик используемых СФ-блоков, библиотек логических элементов и заложенных алгоритмов функционирования. В рамках требований, предъявляемых к современным наноразмерным СБИС СнК, СФ-блоки при заданных электрических параметрах должны обладать как можно меньшим энергопотреблением. Характеристики СФ-блоков зависят от характеристик используемой библиотеки стандартных логических элементов и алгоритмическо-схемотехнических решений, используемых при их проектировании.
Для снижения энергопотребления отдельных сложнофункциональных блоков и наноразмерных СБИС СнК используются различные методы, в основу которых положены общеизвестные принципы минимизации общей перезаряжаемой емкости, количества переключений для выполнения определенной логической функции, динамического снижения напряжения питания и отключения неиспользуемых блоков. Как правило, в литературе рассмотрены методы уменьшения мощности конкретных реализаций блоков, принадлежащих определенному классу устройств, фиксированного круга задач, но не рассматривается проблема в целом – для каждого этапа маршрута проектирования. Так же, в литературе отсутствуют сведения о методиках проектирования стандартных библиотек, ориентированных на использование в быстродействующих, малопотребляющих СБИС. Возможно, такие методики являются интеллектуальной собственностью зарубежных компаний разработчиков.
Поэтому разработка методов и методик проектирования наноразмерных цифровых СФ-блоков и СБИС СнК с пониженным энергопотреблением, ориентированных на технологии уровня 250-90 нм, является одной из актуальных задач развития теории проектирования перспективной отечественной ЭКБ.
Проектирование современных СБИС осуществляется в автоматическом или полуавтоматическом режиме с использованием средств САПР, которые предоставляют широкие возможности для минимизации потребляемой мощности. Поэтому, разрабатываемые методы и методики базируется на использовании современных зарубежных средств САПР.
Целью диссертационной работы является развитие теории и разработка методик проектирования быстродействующих малопотребляющих цифровых СФ-блоков и их интеграция в маршрут проектирования КМОП СБИС СнК, основанный на применении современных САПР для перспективной отечественной технологической базы уровня 250-90 нм.
Для достижения поставленной цели в диссертационной работе решаются следующие задачи:
-
Анализ физических основ энергопотребления КМОП СБИС и разработка на основе его результатов методики оптимизации логических цепей по энергопотреблению при заданном быстродействии.
-
Анализ маршрутов и методов проектирования цифровых СФ-блоков, основанных на применении средств САПР, и разработка на основе этого анализа требований к элементам стандартной библиотеки логических элементов, ориентированной на использование при автоматическом проектировании быстродействующих малопотребляющих СФ-блоков.
-
Разработка методик снижения энергопотребления цифровых СФ-блоков, в том числе СФ-блоков ОЗУ, и их интеграция в маршрут проектирования.
-
Апробация и использование разработанного маршрута при проектировании малопотребляющих СФ-блоков.
Научная новизна диссертации
-
Предложен метод оптимизации логической цепи по критерию получения минимального энергопотребления при заданном быстродействии, основанный на расчете оптимального коэффициента нагрузки и числа КМОП каскадов логической цепи.
-
Разработана методика минимизации мощности цифровых СФ-блоков, основанная на выделении функциональных узлов и их реализации в заказном виде на основании разработанного метода оптимизации логической цепи.
-
Разработана методика расчета оптимального числа строк и столбцов в накопителе, позволяющая на логическом этапе проектирования определить структуру ОЗУ, обладающую при заданных значениях информационной емкости и быстродействия минимальным энергопотреблением.
Практическая значимость работы
-
-
-
-
Метод оптимизации логических цепей использован при расчете размеров транзисторов сложных логических элементов стандартных библиотек и при проектировании логических цепей в заказанном виде, что позволило на 10-20% снизить их энергопотребление.
-
Методика минимизации мощности, основанная на выделении из состава СФ-блока функциональных узлов и их реализации в заказном виде, использована при проектировании арифметико-логических СФ-блоков и СФ-блока ФАПЧ микропроцессора «Мультикор».
-
Методика расчета оптимального по быстродействию и энергопотреблению соотношения числа строк и столбцов в накопителе позволила на логическом этапе проектирования СФ-блоков ОЗУ определить их структуру и оценить энергопотребление, что сократило время их разработки.
-
Разработанный D-триггер, срабатывающий по фронту и срезу тактового сигнала позволяет на 30-40% снизить энергопотребление цепей распространения тактовых сигналов СБИС СнК.
-
Разработанные быстродействующие малопотребляющие сложные логические элементы использовать при синтезе высокопроизводительных малопотребляющих цифровых СФ-блоков входящих в состав микропроцессора «Мультикор».
Положения, выносимые на защиту
-
Метод оптимизации логических цепей по критерию получения минимального энергопотребления при заданном быстродействии, основанный на расчете оптимальных коэффициентов нагрузки и числа КМОП каскадов логической цепи.
-
Методика минимизации мощности цифровых СФ-блоков, основанная на выделении функциональных узлов и их реализации в заказном виде на основании разработанного метода оптимизации логических цепей.
-
Методика расчета оптимального соотношения числа строк и столбцов в накопителе, позволяющая на логическом этапе проектирования определить структуру ОЗУ, обладающую минимальным энергопотреблением при заданных информационной емкости и быстродействии.
-
Схемотехническая реализация триггеров, срабатывающих по фронту и срезу тактового сигналов и обеспечивающих снижение энергопотребления цепей распространения тактовых сигналов.
Внедрение результатов работы
-
Малопотребляющие быстродействующие сложные логические элементы, разработанные с учетом выработанных требований к элементам стандартной библиотеки, использованы при синтезе внутренних цифровых блоков сигнальных процессоров семейства “Мультикор” разработки ГУП НПЦ «ЭЛВИС», что подтверждено актом о внедрении.
-
Маршрут проектирования, включающий разработанные методы и методики, использован при проектировании СФ-блоков ФАПЧ и СФ-блоков СОЗУ для сигнальных микропроцессоров семейства “Мультикор” разработки ГУП НПЦ «ЭЛВИС», что подтверждено актом о внедрении.
-
Методика расчета оптимального числа столбцов и строк в накопителе и метод оптимизации логических цепей использованы при разработке СФ-блока СОЗУ 4К16 бит в составе СБИС ММК-Р разработки ЗАО НТЦ «Модуль», что подтверждено актом о внедрении.
Апробация диссертации
Основные положения диссертации докладывались и обсуждались на научно-технических конференциях и семинарах:
Научно-техническая конференция «Электроника, микро- и наноэлектроника», 2004 г. (г. Н.Новгород), 2005 г. (г. Вологда), 2006 г. (г. Гатчина), 2008 г. (г. Петрозаводск).
Научные сессии МИФИ-2005, МИФИ-2007.
Всероссийская научно-техническая конференция "Проблемы разработки перспективных микроэлектронных систем - 2005"
Публикации
Основные результаты диссертации опубликованы в 9 работах (в период с 2004 по 2010 гг., в том числе 1 статья в издании, рецензируемом ВАК России.
Структура и объем диссертации
Мощность, связанная с протеканием сквозного тока
Метод оптимизации логических цепей использован при расчете размеров транзисторов сложных логических элементов стандартных библиотек и при проектировании логических цепей в заказанном виде, что позволило на 10-20% снизить их энергопотребление.
Методика снижения энергопотребления, основанная на выделении из состава: СФ-блока функциональных узлов и их реализации в заказном виде, использована при проектировании арифметико-логических СФ-блоков и СФ-блока ФАПЧ микропроцессора «Мультикор». 3. Методика расчета оптимального по быстродействию и энергопотреблению соотношения числа строк и столбцов в накопителе позволила на логическом этапе проектирования СФ-блоков ОЗУ определить их структуру и оценить энергопотребление, что сократило время их разработки. 4. Разработанный D-триггер, срабатывающий по фронту и срезу тактового сигнала позволяет на 30-40% снизить энергопотребление цепей распространения тактовых сигналов СБИС СнК. 5. Разработанные быстродействующие малопотребляющие сложные логические элементы использовать при синтезе высокопроизводительных малопотребляющих цифровых СФ-блоков входящих в состав микропроцессора «Мультикор». Положения, выносимые на защиту 1. Метод оптимизации логических цепей по критерию получения минимального энергопотребления при заданном быстродействии, основанный на расчете оптимальных коэффициентов нагрузки и числа КМОП каскадов логической цепи. 2. Методика снижения энергопотребления цифровых СФ-блоков, основанная на выделении функциональных узлов и их реализации в заказном виде с использованием разработанного метода оптимизации логических цепей. 3. Методика расчета оптимального соотношения числа строк и столбцов в накопителе, позволяющая на логическом этапе проектирования определить структуру ОЗУ, обладающую минимальным энергопотреблением при заданных информационной емкости и быстродействии. 4. Схемотехническая реализация триггеров, срабатывающих по фронту и срезу тактового сигналов и обеспечивающих снижение энергопотребления цепей распространения тактовых сигналов. Внедрение результатов работы 1. Малопотребляющие быстродействующие сложные логические элементы, разработанные с учетом выработанных требований к элементам стандартной библиотеки, использованы при синтезе внутренних цифровых блоков сигнальных процессоров семейства "Мультикор" разработки ГУП НПЦ «ЭЛВИС», что подтверждено актом о внедрении. 2. Маршрут проектирования, включающий разработанные методы и методики, использован при проектировании СФ-блоков ФАПЧ и СФ-блоков СОЗУ для сигнальных микропроцессоров семейства "Мультикор" разработки ГУП НПЦ «ЭЛВИС», что подтверждено актом о внедрении. 3. Методика расчета оптимального числа столбцов и строк в накопителе и метод оптимизации логических цепей использованы при разработке СФ-блока СОЗУ 4К 16 бит в составе СБИС ММК-Р разработки ЗАО НТЦ «Модуль», что подтверждено актом о внедрении. Апробация диссертации Основные положения диссертации докладывались и обсуждались на научно-технических конференциях и семинарах: ? Научно-техническая конференция «Электроника, микро- и наноэлектроника», 2004 г. (г. Н.Новгород), 2005 г. (г. Вологда), 2006 г. (г. Гатчина), 2008 г. (г. Петрозаводск). ? Научные сессии МИФИ-2005, МИФИ-2007. ? Всероссийская научно-техническая конференция "Проблемы разработки перспективных микроэлектронных систем - 2005" Публикации Основные результаты диссертации опубликованы в 9 работах (в период с 2004 по 2010 гг., в том числе 1 статья в издании, рецензируемом ВАК России. Структура и объем диссертации Диссертация состоит из введения, четырех глав, заключения и списка литературы. Диссертация содержит 146 страниц основного текста, включая 74 рисунока и 11 таблиц. Список литературы включает 102 наименования. Первая глава посвящена анализу физических принципов и разработке метода оптимизации логических цепей по критерию получения минимального энергопотребления при заданном быстродействии, основанный на расчете оптимальных коэффициентов нагрузки и числа КМОП каскадов логической цепи. Рассмотрены динамическая и статическая составляющие потребляемой мощности. Показаны тенденции в изменении динамической и статической мощности, а также их долей в общем энергопотреблении СБИС. Вторая глава посвящена снижению энергопотребления цифровых СФ-блоков. Рассмотрены алгоритмические, схемотехнические и топологические методы снижения- энергопотребления арифметико-логических устройств и цепей распространения тактовых сигналов. Проведен анализ возможностей средств САПР по автоматическому снижению энергопотребления. На основе этого анализа сформулированы требования к стандартной библиотеке логических элементов. Приводятся разработанные схемотехнические решения библиотечных элементов со сниженным энергопотреблением. Разработана методика снижения мощности цифровых СФ блоков, основанная на выделении функциональных узлов и их реализации в заказном виде на основании разработанного метода оптимизации логических цепей. Третья глава посвящена рассмотрению вопросов снижения энергопотребления СФ-блоков СБИС ОЗУ, выполненных по проектным нормам 250-90 нм. Разработана методика расчета оптимального с точки зрения быстродействия и энергопотребления соотношения числа строк и столбцов в накопителе, позволяющая на логическом этапе проектирования определить структуру ОЗУ, обладающую при заданных значениях информационной емкости и быстродействия минимальным энергопотреблением. Четвертая глава посвящена использованию разработанных методик и метода при проектировании цифровых СФ-блоков и СФ-блоков ОЗУ. Рассмотрены результаты синтеза цифровых СФ-блоков микропроцессора «Мультикор», результаты проектирования СФ-блока ФАПЧ и СФ-блока СОЗУ. В заключении приведены основные результаты работы.
Методы снижения энергопотребления арифметико-логических блоков, заложенные в средства САПР
Таким образом, размах логического уровня промежуточных каскадов уменьшается от величины ии.п- ДО величины UH.n- - Un0p.p - Unopn ). На последнем уровне тактовой цепи происходит восстановление логического уровня до значения Unn Применение разработанных в [34, 35] методик в тестовой СБИС СнК размером 1,5 х 1,5 см2 , выполненной по технологии 130 нм, позволило на 22 % снизить энергопотребление тактовых цепей при частоте передаваемого сигнала 500 МГц (по сравнению с цепью со стандартными логическими уровнями). Однако исследования, проведенные в той же работе, показали, что уменьшение логического уровня тактовых цепей непригодно для использования в высокопроизводительных СБИС (для технологии 130 нм для частот более 500 МГц) по следующим причинам [34, 35]: - более выраженная зависимость характеристик буферных каскадов от температуры и помехам по цепи питания; - увеличение площади, занимаемой тактовыми цепями (порядка 20 % для разработанной СБИС ) - на 12-20 % худшее быстродействие, чем у тактовых цепей со стандартным уровнем логического сигнала. Автором произведена оценка возможности использования каскадов с пониженным до значений Un.n. — Unop.p и ТІил. - Unop.n размахом логического сигнала в цепях распространения тактового сигнала, выполненных в технологическом базисе 250-130 нм. Время задержки т КМОП каскада зависит от соотношения напряжения питания и величины порогового напряжения (ии.п/Цюр-) [6]: где: А - коэффициент, зависящий от уровня технологии, от соотношения размеров р- и п- канальных транзисторов каскада и т.д. [6]. В работах [4,6] показано, что для получения предельного быстродействия в рамках заданного технологического базиса необходимо выполнение соотношения ии.п. (3...4)xUnop.. Данные параметров технологий, приведенные в таблице 2.4, подтверждают выполнение этого соотношения для технологий уровня 250-90 нм.
Оценим изменения быстродействия и энергопотребления при прочих равных условиях и понижении уровня напряжения питания каскада на величину порогового напряжения п- или р- канального транзисторов (для упрощения будем считать, что эти напряжения равны). Пусть її и Р - быстродействие и энергопотребление каскада при ии.п. = 4xUnop , что соответствует стандартным условиям работы. Пусть т2 и Р2 - быстродействие и энергопотребление каскада при Un.n. = 3 xUnop, что соответствует режиму снижения логического уровня сигнала на величину порогового напряжения, согласно формулам (2-1) и (2-2): P2/Pi = 0,56 , т2/хі = 1,32. Таким образом, теоретически снижение напряжения на значение порогового напряжения позволит снизить энергопотребление на 44 % при 32 % потери в быстродействии. При этом, на концах ветвей связи необходимо использовать преобразователи уровня, поскольку в случае использования стандартного КМОП каскада один из транзисторов будет находиться на грани отпирания, что при наличии помех на шинах питания приведет к возникновению тока утечки через индуцированный канал. Вариантом решения этой проблемы является увеличение порогового напряжения конечного каскада, что возможно при современном уровне технологий [29].
Таким образом, использование буферных элементов с уменьшенным на величину порога уровнем тактового сигнала ограничено снижением быстродействия - тактовая цепь обладает на 30% худшим предельным быстродействием, что в большинстве случаев неприемлемо для современных высокопроизводительных СнК [4, 5, 7, 29].
Производительность СБИС определяется произведением тактовой частоты работы на число операций, выполняемых за один период тактового сигнала. Типовой случай смены логического состояния синхронного элемента приведен на рис.2.6, из которого видно, что смена логического состояния происходит по одному из фронтов тактового сигнала (либо положительному, либо отрицательному). Потенциально можно снизить частоту передачи сигналов по тактовым цепям, при этом не снизив частоту смены логических состояний синхронных элементов, если смену логического состояния проводить по каждому фронту тактового сигнала. В этом случае частоту тактового сигнала можно уменьшить в два раза без потери производительности.
Метод применения нескольких ФАПЧ основан на том, что на кристалле существуют области расположения синхронных СФ-блоков, удаленные от источника тактового сигнала [36]. В случае, если энергопотребление ветви ДРТС, передающего сигнал от источника, до области синхронных СФ-блоков выше, чем энергопотребление отдельного СФ-блока ФАПЧ, предлагается снизить частоту передаваемого по ДРТС сигнала до минимального значения (в 10-ки раз), а умножение до требуемой частоты осуществлять отдельным ФАПЧ, расположенным в той же области, что и синхронные СФ-блоки. В [36] утверждается, что применение дерева ФАПЧ в тестовой СнК, выполненной по технологии 90нм, позволило на 17% снизить энергопотребление ДРТС по сравнению с такой же СнК, ДРТС которой выполнено традиционным способом.
Несмотря на вышеописанные достоинства следует отметить следующие недостатки метода использования нескольких ФАПЧ на кристалле: 1. Уменьшение полезной площади кристалла (ФАПЧ не участвуют в обработке информации, а лишь умножают тактовую частоту). 2. Сложность в привязке между собой фаз тактовых сигналов, генерируемых ФАПЧ (При построении ДРТС необходимо учитывать джиттер ФАПЧ). Тем не менее, создание прецизионных малопотребляющих ФАПЧ [37, 38], занимающих малую площадь, позволяет обойти описанные выше недостатки. Поэтому метод использования дерева ФАПЧ является одним из перспективных методов снижения энергопотребления ДРТС. 2.1.3.1. Запись данных в триггеры по фронту и срезу тактового сигнала Для работы синхронных элементов от двух фронтов тактового сигнала, библиотека стандартных элементов должна содержать триггеры различных типов, запись данных в которых осуществляется по фронту и срезу тактового сигнала.
Одной из первых публикаций, посвященной анализу триггеров, срабатывающих по фронтам и срезу тактового сигнала (в англоязычной литературе Dual edge trigger - DET), является работа [39], в которой показано, что известные на момент опубликования схемотехнические решения DET D-триггеров уступают по своим характеристикам стандартным Master-Slave триггерам, срабатывающим по фронту или срезу тактового сигнала (SET - single edge trigger). В частности, DET-триггеры обладают на 20...30% худшим быстродействием и 15...25% большим энергопотреблением. Более того, емкость по тактовому входу DET триггеров более чем в 1,8 раза больше, чем емкость тактовых входов обычных триггеров. Ухудшение характеристик обусловлено тем, что конструктивно рассматриваемые в работе [39] DET D-триггеры состоят из 2 стандартных D-триггеров, выходы которых объединены через мультиплексор (рис.2.7).
Определение оптимальной структуры секции накопителя
В общем случае цифровой СФ-блок является совокупностью логических цепей, осуществляющих обработку входных сигналов и формирование результатов данной обработки на выходах [6, 43, 44, 82, 83]. При этом электрический сигнал проходит через последовательность КМОП каскадов, объединенных в тракт формирования данных, содержащий комбинационные и последовательные элементы. По степени влияния на характеристики устройства, прежде всего быстродействие, тракты формирования данных делятся на два типа: критические и не критические. Критическими являются тракты, обладающие самым высоким коэффициентом нагрузки, как следствие, наибольшим числом каскадов и низким предельным быстродействием [43, 44]. Быстродействие этих трактов определяет быстродействие устройства в целом.
На макроуровне тракт обработки информации СФ-блока состоит из совокупности взаимосоединенных функциональных узлов, каждый из которых реализует законченную сложную логическую функцию. В общем случае цифровой функциональный узел состоит из стандартных логических элементов. Определим функциональные узлы, внутренние элементы которых входят в критические тракты, как критические узлы. Соответственно функциональные узлы, элементы которых не входят в критические тракты, как не критические.
Средства САПР на основе элементов стандартной библиотеки синтезируют цифровое устройство по принципам минимизации логической функции, описанным в работе [86], и используют при синтезе следующие методы снижения энергопотребления: - изменение размеров элементов (Gate Sizing); - переподключение входов элементов (Pin swapping); - объединение элементов (Pin merging); - оптимизации фронтов сигналов (Slew optimization); - перестроение логических цепей (Logic restructuring). Средства САПР используют эти методы по следующему алгоритму [11,12]: разработчик задает требуемое быстродействие и энергопотребление устройства, а программа синтеза проектирует логическую цепь таким образом, чтобы при заданном быстродействии получить требуемую потребляемую мощность, или при заданной мощности требуемое быстродействие. Эффективность синтеза САПР и применения встроенных методов снижения энергопотребления зависит от функционального состава и электрических характеристик элементов стандартной библиотеки [45]. Функциональный состав библиотеки логических элементов определен в [44-46], однако конструкция логических элементов и принципы определения типоразмеров являются интеллектуальной собственностью разработчиков.
Поэтому, для определения требований, предъявляемых к библиотеке стандартных логических элементов, рассмотрим методы и алгоритм оценки мощности, применяемые программами САПР подробнее.
В процессе логического и физического синтеза средства САПР подбирают размеры логических элементов цепей таким образом, чтобы при сохранении требуемого быстродействия получить минимальное энергопотребление (рис.2.10).
Таким образом, каждый логический элемент в библиотеке должен быть представлен в нескольких схемотехнических реализациях, отличающихся между собой размерами транзисторов. Соответственно, чем больше вариантов, тем эффективнее будет реализован метод. В работах [86,87] показано, что с точки зрения быстродействия максимальное число последовательно соединенных транзисторов КМОП каскада нецелесообразно делать более 4. В случае потребности для реализации логической функции более 4 последовательно соединенных транзисторов рекомендуется разбить схему на два и более каскада. Исследования, проведенные автором, показали [47,48], что с точки зрения энергопотребления целесообразно ограничить до 4 число последовательно соединенных транзисторов в КМОП каскаде.
Исходя из оптимального коэффициента нагрузки Мопт = 4, а также требования минимизации входной емкости логической цепи, сформулированной в Главе 1, делается вывод о том, что типоразмер логических элементов, за исключением элемента инвертора должен быть представлен в диапазоне I = [0...4]. Где коэффициент I показывает, во сколько эквивалентный размер выходного каскада больше минимального размера инвертора для данного технологического базиса. В случае работы ЛЭ в цепи с большим коэффициентом нагрузки, чем 4, усиление сигнала рекомендуется осуществлять на буферных элементах, типоразмер которых ограничен значением пикового тока для выбранной топологической толщины шин питания и земли библиотечных элементов.
Для подтверждения сделанного вывода произведено моделирование ЛЭ в цепях с различными коэффициентами нагрузки. Исследование проводилось с использованием средств САПР Cadence (модель транзисторов BSIM3v3, нормальные условия, технология 180 нм). Тестовые цепи ЛЭ. В первом случае (рис.2.11,а) усиление сигнала осуществляется увеличением размеров КМОП, а во втором (рис.2.11,6) - размер КМОП каскада фиксирован (1=1), а усиление сигнала осуществляется за счет дополнительных инверторов. На входы обоих цепей подавалось одинаковое тестовое воздействие, обеспечивающее все возможные сочетания переключения входов КМОП каскада. Анализировались задержки распространения сигналов от точек А, В до С, а также средний ток потребления цепей за время моделирования. Результаты моделирования приведены в таблице 2.2, из которой видно, что цепь с усилением сигнала на инверторах проигрывает по быстродействию цепи с усилением сигнала на МОП каскаде до эквивалентного размера 1=4, и выигрывает по энергопотреблению начиная с эквивалентного размера 1=3, что подтверждает сделанный ранее вывод.
Схемотехническая и топологическая реализация СФ-блока СОЗУ
Современные САПР [11-13] в автоматическом режиме используют вышеописанные схемотехнические методы на этапе логического синтеза СБИС. При этом они используют алгоритм оценки мощности, в основе которого лежат базовые представления об энергопотреблении ЛЭ, рассмотренные в Главе 1. Рассмотрим алгоритм подробнее.
САПР делит потребляемую мощность на три составляющих: - внутренняя мощность логических элементов (PDH); - мощность, связанная с перезарядом узловой емкости (Руз); - статическая мощность логических элементов (Рст) Средства САПР не моделируют внутреннюю и статическую мощность, а берут готовые значения из файлов описания библиотек ( .lib .tlf, .alf) . Для каждого ЛЭ в таких файлах содержится следующая информация: - выполняемая логическая функция (в виде модели на языке HDL); - значения входных емкостей; - максимальная емкость управляемой нагрузки; - задержка распространения сигналов через элемент в зависимости от: типа изменения входного воздействия, величины фронтов входного воздействия, начального состояния на выходе, величины подключенной нагрузки к выходам; - длительность нарастания и спада выходного сигнала в зависимости от типа изменения входного воздействия, величины фронтов входного воздействия, начального состояния на выходе, величины подключенной нагрузки к выходам; - потребляемая в статическом режиме мощность; - внутренняя энергия (Евн), затрачиваемая источником питания на изменение внутренних состояний ЛЭ при изменении управляющего воздействия без учета энергии, затраченной на перезаряд нагрузочных емкостей, в зависимости от: типа изменения входного воздействия, величины фронтов входного воздействия, начального состояния на выходе, величины подключенной нагрузки к выходам.
Процесс получения этих характеристик называется характеризацией библиотеки. На основании этих данных мощность, связанную с перезарядом цепи межсоединений САПР оценивает по формуле: где TR - число переключений цепи межсоединений за время моделирования (tM), Сузмс - емкость цепи межсоединений, TRBX - число изменений входного воздействия за время моделирования. Статическая мощность оценивается как сумма статических емкостей всех элементов СБИС.
На этапе логического синтеза САПР оценивает Суз как сумму емкостей всех входов логических элементов, подключенных к узлу. На этапе физического синтеза к сумме емкостей входов добавляется паразитная емкость цепи, зависящая от длины и удельной емкости цепи.
На основании данных о значениях узловых емкостей и функции логических элементов, а также значений параметров входного воздействия (форма сигнала и его параметры (время нарастания и спада фронтов)), САПР определяет моменты времени, число (TR и TRBX) и параметры переключений внутренних узлов и выходов СБИС. Соответствующие этим данным значения внутренних энергий логических элементов подставляются в формулу (2-4). Тем самым оценивается мощность, связанная с изменением внутренних состояний элементов.
Определенное число переключений внутренних цепей и значение их емкостей подставляются в формулу (2-3), тем самым САПР определяет мощность, затраченную на перезаряд емкостей. В результате полученных данных о мощности, САПР принимает решение об использовании того или иного схемотехнического метода.
Таким образом, точность определения мощностных и временных характеристик СБИС зависит от . точности временной и: мощностной; верификации ЛЭ. Современные средства САПР" [11-13]! позволяют проводить, верификацию в автоматическом режиме. Проведенный автором- анализ [49] показал, что современные программы, характеризации обладают высокой . точностью (определяемой используемым симулятором и моделью транзисторов), удобны в использовании: и позволяют значительно ускорить, процесс характеризации и получить ф айлы библиотек автоматически. Между тем, описанный выше способ оценки мощности и алгоритм временного анализа, основанный на использовании файлов описания библиотек, имеет следующие недостатки:
1. Для достоверной оценки энергопотребления и быстродействия емкость узлов СБИС не должна зависеть от логического состояния узла. Это накладывает ограничения на схемотехническую конструкцию логических элементов. В частности, исключается возможность использования логики на "проходных транзисторах", основанной на подаче информационных сигналов как на затворы, так и на стоки/истоки транзисторов. Автоматическая характеризация таких элементов невозможна [13]. Это объясняется тем, что в случае подачи входного сигнала на сток/или исток транзистора, емкость входа будет зависеть от значения логического сигнала на затворе. Между тем, логика на "проходных транзисторах" на 10-30 % снижает число внутренних транзисторов в элементах и на 15-25 % снижает энергопотребление по сравнению с логикой на КМОП каскадах [50].
Результаты применения методов зависят от характеристик элементов стандартной библиотеки. Если они обладают низким предельным быстродействием и высокой потребляемой мощностью, то и характеристики устройства в целом будут неоптимальными.
Таким образом, с одной стороны, требуется разработка библиотеки, логические элементы которой при максимальном предельном быстродействии обладали бы минимальным энергопотреблением. Эти элементы необходимо использовать для снижения энергопотребления критических трактов. Также, библиотека должна содержать элементы, обладающие низким быстродействием и минимальным (требуемым для выполнения логической функции) энергопотреблением и ориентированные на применение в некритических трактах.
С другой стороны, требуется разработка методов проектирования, использование которых позволило бы применить каскады на двунаправленных ключах при создании функциональных узлов СФ-блоков и СБИС.
Похожие диссертации на Маломощные цифровые сложнофункциональные блоки КМОП СБИС
-
-
-
