Содержание к диссертации
Введение
Глава 1. Особенности реализации основных вычислительных процедур в устройствах цифровой обработки сигналов в модулярной арифметике 12
1.1. Основные свойства и основные понятия модулярной арифметики 12
1.2. Применение модулярной арифметики при построении устройств цифровой обработки сигналов 14
1.3. Основные вычислительные процедуры в устройствах цифровой обработки сигналов в модулярной арифметике 19
Выводы по главе 1 24
Глава 2. Методы аппаратной реализации модулярных сумматоров 25
2.1. Методы реализации и анализ типовых структур модулярных сумматоров 25.
2.2. Методы аппаратной реализации сумматоров по модулю (2п+1). Сравнение и анализ типовых и оптимизированных структур 35
2.3. Методы аппаратной реализации сумматоров по модулю (2л-1). Сравнение и анализ типовых и оптимизированных структур 41
2.4. Методы логического синтеза сумматоров с ускоренным переносом по
модулю (2п-1) на основе BDD-технологии 48
Выводы по главе 2 64
Глава 3. Принципы построения модулярных индексных умножителей 66
3.1. Архитектура и принципы функционирования индексного модулярного умножителя 66
3.2. Архитектура и принципы функционирования параллельного индексного субмодулярного умножителя 69
3.3. Критерии выбора значений модулей и подмодулей при построении индексных модулярных и субмодулярных умножителей на основе анализа и сравнения результатов синтеза 76
3.4. Особенности применения индексных модулярных умножителей в системах цифровой обработки сигналов в модулярной арифметике. 87
Выводы по главе 3 90
Глава 4. Преобразование из модулярного представления в двоичную систему счисления на основе алгоритма с предварительной обработкой данных 92
4.1. Математический алгоритм восстановления целого числа по его модулярному представлению 92
4.2. Аппаратная реализация преобразователя из модулярного представления в двоичную систему счисления на основе модифицированного алгоритма с предварительной обработкой данных 93
4.3. Программа генерации синтезируемых поведенческих Verilog-описаний таблиц соответствия, используемых при построении преобразователя, с учетом алгоритма с предварительной обработкой данных 96
Выводы по главе 4 99
Глава 5. Принципы построения фильтров с конечной импульсной характеристикой в модулярной арифметике 100
5.1. Методы аппаратной реализации КИХ-фильтров в прямой и транспонированной формах 100
5.2. Анализ и реализация фильтров в двоичной системе счисления 103
5.3. Анализ и реализация фильтров в модулярной арифметике 105
Выводы по главе 5 112
Заключение 113
Библиографический список 115
Приложения 121
- Применение модулярной арифметики при построении устройств цифровой обработки сигналов
- Методы аппаратной реализации сумматоров по модулю (2п+1). Сравнение и анализ типовых и оптимизированных структур
- Архитектура и принципы функционирования параллельного индексного субмодулярного умножителя
- Аппаратная реализация преобразователя из модулярного представления в двоичную систему счисления на основе модифицированного алгоритма с предварительной обработкой данных
Введение к работе
Актуальность темы
Диссертационная работа посвящена исследованию и разработке методов проектирования основных узлов для устройств цифровой обработки сигналов (ЦОС) в интегральном исполнении с применением аппарата модулярной арифметики
Для ряда специализированных применений аппарат модулярной арифметики в совокупности с двоичной арифметикой может быть использован с целью повышения эффективности таких устройств Проблема повышения быстродействия в системах цифровой обработки сигналов в больших динамических диапазонах может быть решена не только за счет совершенствования технологии, но и за счет распараллеливания вычислительных операций В случае модулярного представления, где целое число представляется как упорядоченный набор остатков в соответствующем базисе взаимно попарно простых модулей, обеспечивается естественное распараллеливание трактов обработки данных
В 70-80-е годы были проведены значительные теоретические исследования в области модулярной арифметики (в том числе и в России) и реализован ряд высокоэффективных вычислительные систем на ее основе Однако данное направление не получило дальнейшего широкого развития во многом из-за проблем в реализации этих устройств, связанных с элементной базой, принципиально ориентированной на двоичную булеву арифметику В настоящее время с развитием интегральной схемотехники появляются возможности по использованию новых методов проектирования (технология проектирования систем на кристалле - SoC) как для отдельных узлов, реализующих вычислительные операции, так и устройств в целом Интегральное исполнение устройств, под которым здесь, прежде всего, понимается возможность гибкого проектирования и выбора любой элементной базы, дает возможность реализовывать устройства с применением модулярной арифметики также эффективно, как и для обычной двоичной Таким образом, проблема реализации систем с применением модулярной арифметики, в частности устройств ЦОС, в интегральном исполнении является с одной стороны новой и малоисследованной, а с другой - обещающей высокую эффективность, что доказано предыдущими поколениями вычислительной техники
Цель диссертационной работы
Целью работы является разработка методологии проектирования основных вычислительных блоков для устройств ЦОС в модулярной арифметике при их реализации в интегральном исполнении и обеспечивающей их минимальные аппаратные затраты и максимальное быстродействие Для достижения поставленной цели решались следующие
задачи
1 Анализ и систематизация основных вычислительных процедур для устройств ЦОС реализованных с применением аппарата модулярной арифметики Определение разрядности значений модулей используемых при построении указанных систем
2 Анализ типовых структур модулярных сумматоров, разработка методов
аппаратной реализации в интегральном исполнении и методов логического синтеза
сумматоров для отдельных значений модулей
3 Анализ и сравнение индексного модулярного и параллельного индексного
субмодулярного умножителей Определение критериев выбора значений модулей и
подмодулей для данных типов умножителей с целью обеспечения минимальных
аппаратных затрат и максимального быстродействия
4 Анализ и модификация алгоритма с предварительной обработкой данных для
построения преобразователя из модулярного в двоичное представление
5 Анализ, разработка архитектуры и сравнение реальных устройств ЦОС,
реализованных в двоичной системе счисления и в модулярной арифметике
Научная новизна работы состоит в разработке методов проектирования основных вычислительные узлов для устройств ЦОС в модулярной арифметике, с учетом их реализации в интегральном исполнении
Лично автором получены следующие результаты
1 Предложены методы аппаратной реализации сумматоров по модулям вида (2"-1) и (2"+1) в интегральном исполнении, позволяющие получить выигрыш в занимаемой площади без ухудшения, а в некоторых случаях с улучшением быстродействия по сравнению с типовыми структурами
2 Разработаны методы логического синтеза быстрых сумматоров по модулю (2-1)
на основе существующих методов декомпозиции BDD При этом обеспечивается
выигрыш в быстродействии при их реализации в интегральном исполнении для
различных базисов
3 Сформулированы критерии выбора значений модулей и подмодулей для
обеспечения минимальных аппаратных затрат и максимального быстродействия
модулярных индексных умножителей для устройств ЦОС в модулярной арифметике в
заданном динамическом диапазоне
4 Предложена модификация алгоритма с предварительной обработкой данных для
аппаратной реализации преобразователя из модулярного представления в двоичную
систему счисления без увеличения разрядности промежуточных результатов и,
следовательно, с меньшими аппаратными затратами
5. На основе разработанных методов предложена структура КИХ-фильтров с применением транспонированной формы в модулярной арифметике, обеспечивающая повышение быстродействия устройства в целом.
Методика проведения исследования разработанных методов и предлагаемых алгоритмов включает использование теории чисел, аппарата дискретной математики, теории проектирования вычислительных средств, компьютерного моделирования.
На защиту выносятся следующие результаты:
1. Методы аппаратной реализации сумматоров по модулям вида (Т-1) и (/*+/), реализованных в интегральном исполнении.
-
Методы логического синтеза сумматоров с ускоренным переносом по модулю вида (2"-1) на основе BDD-технологии. Основной принцип декомпозиции функций переноса для сумматоров по модулю (2"-1).
-
Критерии выбора значений модулей и подмодулей, обеспечивающих меньшие аппаратные затраты и лучшее быстродействие для заданного динамического диапазона при использовании индексных модулярных и субмодулярных умножителей в устройствах цифровой обработки сигналов в модулярной арифметике.
4. Модифицированный алгоритм с предварительной обработкой данных для
построения преобразователя из модулярного представления в двоичную систему
счисления.
5. Принципы построения фильтров в транспонированной форме с применением
аппарата модулярной арифметики.
Реализация результатов
По результатам работы разработана методология проектирования основных вычислительных узлов для устройств ЦОС в модулярной арифметике, с учетом их реализации в интегральном исполнении. Также предложена архитектура для построения КИХ-фильтров в транспонированной форме с применением аппарата модулярной арифметики.
Разработан ряд вспомогательных программ, генерирующих синтезируемые Verilog-описания отдельных блоков, используемых при проектировании данных устройств, что позволяет в совокупности со стандартными средствами синтеза автоматизировать их структурное проектирование.
Результаты диссертации внедрены и использовались в следующих организациях: ГУ ИПК "Технологический Центр", МИЭТ, а также использовались в научно-исследовательских работах ИППМ РАН.
Практическая значимость результатов работы
Результаты работы могут найти применение при проектировании систем цифровой обработки сигналов в интегральном исполнении с применением модулярной арифметики, а также для построения двоично-модулярных специализированных вычислителей, объединяющих в себе достоинства и преимущества модулярной арифметики и обычные двоичные управляющие системы. Предлагаемые методы обеспечивают улучшение характеристик качества указанных устройств и могут быть использованы в комбинации методами, используемыми другими средствами САПР.
Апробация работы
Основные положения и результаты диссертационной работы были представлены на следующих Всероссийских конференциях:
- Десятая межвузовская НТК "Микроэлектроника и информатика-2003",
Москва 2003;
- Одиннадцатая межвузовская НТК "Микроэлектроника и информатика-2004",
Москва 2004;
Публикации
По вопросам диссертации автором опубликовано 9 печатных работ, список которых приведен в конце автореферата
Структура и объем работы
Диссертация состоит из введения, пяти глав, заключения, списка литературы и приложений. Основной текст занимает 120 страниц.
Применение модулярной арифметики при построении устройств цифровой обработки сигналов
Арифметические операции, подобные формуле (1.5), используются в цифровой фильтрации, при вычислении линейных сверток, в устройствах обработки сигналов и изображений и т. п. Данные вычисления включают операции умножения и сложения, поэтому любое представление чисел, обеспечивающее их более быстродействующую реализацию, вызывает повышенный интерес разработчиков. Как уже упоминалось, модулярное представление целых., чисел является одним из возможных способов построения высокопроизводительных систем, функционирующих в реальном времени.
Модулярные принципы могут быть использованы при создании цифровых фильтров [42], [37], [38], [4], [2], вычислении сверток [53], в Фурье преобразованиях [62], [35]. При этом устройства, разработанные на основе указанных принципов, обладают не только более высоким быстродействием, но и зачастую имеют меньшие аппаратные затраты [55] и потребляют меньшую мощность [39].
Обобщенная структура устройства цифровой обработки сигналов в модулярной арифметике представлена на рис. 1.1. На входе данные Х(п) преобразовываются в модулярное представление в базисе модулей {т],т2, ....тр), после чего производятся независимые вычисления для каждого модуля т(. На выходе происходит обратное преобразование в позиционную систему счисления. Для корректного функционирования системы необходимо, чтобы для выбранного набора модулей Рассмотрим более детально внутреннюю структуру отдельного канала по модулю ш; на примере цифрового фильтра с конечной импульсной характеристикой (рис. 1.2). Данная структура подобна функциональной схеме фильтра, реализованного в обычной позиционной системе счисления, однако арифметические операции уже выполняются с модулярными представлениями входного сигнала Х(п) и коэффициентов фильтра Лп. Операции позиционного умножения и сложения также заменяются операциями модулярного умножения и сложения.
Необходимо отметить, что структуры, изображенные на рис. 1.1 и 1.2, имеют ряд неоспоримых преимуществ при ее реализации в интегральном исполнении. Проанализируем их подробнее. Во-первых, независимость каждого канала по отдельному модулю обеспечивает значительную гибкость при планировке и топологическом проектировании кристалла. BQ-вторых, реализация таких устройств на основе ПЛИС, обладающими меньшими вентильными ресурсами, может быть легко перепланирована и размещена в несколько кристаллов. В-третьих, трассировочные межсоединения распространяются только внутри отдельного канала, что исключает наличие длинных трасс, и, как следствие, обеспечивает некоторое уменьшение потребляемой мощности и уменьшение задержек по критическим путям [39]. В-четвертых, отсутствие специальных требований по синхронизации между отдельными каналами (за исключением синхронизации на входе и на выходе) значительно облегчает трассировку цепей тактовых частот, которые будут иметь меньшую расфазировку. А это, в свою очередь, приводит к уменьшению пиковых выбросов по цепям синхронизации. В-пятых, при необходимости, введение дополнительных избыточных каналов обеспечивает возможность построения отказоустойчивых систем. Таким образом, при анализе устройств на основе модулярного представления и обычного позиционного, нельзя ограничиваться обычным сравнением по быстродействию и занимаемой площади. Необходимо также учитывать приведенные факторы, так как они очень важны при разработке высокопроизводительных систем, функционирующих в реальном времени. Из анализа архитектур систем ЦОС, реализованных в модулярной арифметике, можно выделить следующие вычислительные процедуры, характерные для устройств данного типа (см. рис. 1.1, 1.2): - прямое и обратное модулярное преобразование; - арифметические операции модулярного умножения; - арифметические операции модулярного сложения. Прежде, чем приступить к обсуждению методов аппаратной реализации данных процедур, необходимо заметить, что значения модулей для устройств ЦОС в модулярной арифметике, как правило, не превышают значений 27 -28. Это связано с тем, что необходимый динамический диапазон может быть обеспечен выбором модулей в указанном интервале. Так, например, в работах [42] и [40] были выбраны соответственно наборы модулей {3,5,7,11,17,64}, перекрывающий 20-битный динамический диапазон (т.к. М = 3x5x7x11x17x64=1.256.640 220), и {13,17,19,23,29,31,64}, обеспечивающий 32-битный динамический диапазон (т.к. М=\3х17х19х23х29х31 хб4=5.556.654.272 2п). Следовательно, нас будет интересовать, в основном, реализация модулярных сумматоров и умножителей небольшой, до 7 - 8 бит, разрядности. Рассмотрим более детально принципы построения и особенности реализации приведенных вычислительных процедур. Принципы построения модулярных сумматоров. В общем случае можно выделить три основных подхода схемотехнической реализации модулярных сумматоров [33]: - прямая логическая реализация с использованием обычных блоков двоичной арифметики; - реализация с использованием таблиц состояний (так называемых look-up tables); - гибридный метод, т.е. использования таблиц состояний наряду с блоками двоичной арифметики. Аппаратная реализация модулярных сумматоров зависит от выбранного технологического базиса. При наличии ячеек памяти могут быть применимы подходы, связанные с использованием таблиц состояний. Однако в случае реализации в базисе произвольной логики, наиболее целесообразным, с точки зрения занимаемой площади и быстродействия, представляется метод прямой логической реализации. Кроме того, данный метод позволяет проводить достаточно эффективную аппаратную оптимизацию для отдельных значений модулей [23].
Методы аппаратной реализации сумматоров по модулю (2п+1). Сравнение и анализ типовых и оптимизированных структур
Рассмотрим подробнее первый из двух принципов аппаратной оптимизацией, связанный с построением позиционного сумматора. Определим логические функции для одноразрядного позиционного сумматора с входным и выходным переносами [27], [28]. Для 7-го разряда суммы булева функция определяется как: где a[i] и b[i] — соответствующие разряды входных операндов, с/ - входной перенос /-го разряда, а / — находится в интервале от 0 до (w-I) включительно. Выходной перенос /-го разряда определяется как:
Используем тот факт, что для модулей равных (2" +1) максимальным значением входного операнда является величина Т или в двоичном коде (10...О). Это означает, что старший разряд позиционного сумматора (или выходной перенос) не зависит от выходного переноса младших разрядов. Следовательно, равенства (2.2) (2.3) для старших бит входных операндов a[w-l] и b[w-l] можно переписать в виде:
Это означает модификацию и более компактную реализацию одноразрядного сумматора для старших бит a[w-l] и b[w-l], в то время как структура позиционного сумматора для младших бит a[w 2:0] и b[w-2:0J остается неизменной. В случае регулярных и повторяющихся структур, использующих модулярные сумматоры небольшой разрядности, такая аппаратная оптимизация может дать некоторый выигрыш по площади устройства в целом.
Следующим компонентом, который входит в состав модулярного сумматора и может быть реализован с меньшими аппаратными затратами, является вычитатель константы, вычисляющий значение (а+Ь-тІ). В общем случае в Структуре 1 выход вычитателя имеет разрядность, равную разрядности входных операндов. Также, .нет необходимости строить полный вычитатель константы для всех значений (а+Ь), так как на выходе появляются значения (a+b-mj) только для тех величин (а+Ь), которые больше или равны т(. Следовательно, в Структуре 1 возможно использовать частично определенный вычитатель, который вычисляет только интересующие нас значения (a+b-mi). Если же рассматривать значения модуля вида (Т +1), то можно заметить, что для представления результата вычитания модуля т, из суммы входных операндов аиЬ требуется на один разряд меньше. Действительно, для указанных значений модулей, входные операнды представлены в диапазоне от 0 до Т включительно (т.е. разрядность равна {п+1) бит). Максимальное значение суммы (а+Ь) будет иметь значение (Г+Т)=2пЧ (разрядность, соответственно, равна (п+2) бит). Максимальным значением разности при вычитании модуля (2п +1) будет являться значение (2п+1-(2"+1))=(2п 1-2п-1)=(2п-1), т.е. вычитатель имеет разрядность и - на один бит меньше разрядности входных операндов.
Таким образом, при построении сумматоров по модулю вида (2п +1) для вычисления выражения (a+b-mi) может быть использован частично-определенный вычитатель с разрядностью на один бит меньше разрядности входных операндов.
Для анализа результатов, были разработаны два типа синтезируемых Verilog-описаний сумматоров по модулю (2" +1): - вариант только с модифицированным позиционным сумматором (файл - вариант с модифицированным позиционным сумматором и частично определенным вычитателем константы (файл mod_adder_2npl_opt2.v).
Листинги указанных Verilog-описаний приведены в Приложении. Два варианта сумматоров использовались для того, чтобы оценить вклад каждого из двух методов аппаратной оптимизации по площади и быстродействию. Результаты синтеза оптимизированных сумматоров по занимаемой площади и быстродействию в сравнении с базовой Структурой 1 приведены, соответственно, в таблицах 2.4 и 2.5.
Для результатов, представленных в таблицах 2.3 и 2.4,. оптимизированный вариант "optl" означает аппаратную оптимизацию только двоичного сумматора, а "opt2" - как двоичного сумматора, так и использование частично-определенного вычитателя. Также, в данных.таблицах показано изменение в процентах занимаемой площади и максимальной задержки оптимизированных сумматоров относительно базовой типовой Структуры =1 модулярных сумматоров. Графическое представление результатов синтеза показано на рисунках 2.7 и 2.8. Проанализируем полученные результаты. Как показывают результаты синтеза данных описаний, модификация старшего разряда позиционного сумматора приводит к уменьшению площади, занимаемой модулярным сумматором, до 15% в зависимости от конкретного значения модуля. При увеличении значения модуля (т.е. при увеличении разрядности входных операндов) наблюдается уменьшение различий по занимаемой площади. Это связано с тем, что только старший разряд позиционного сумматора был модифицирован и влияние этой оптимизации для модулярного сумматора в целом при увеличении разрядности уменьшается. Так как данный метод ориентирован только на уменьшение площади, то быстродействие устройства остается примерно таким же.
В случае использования модифицированного двоичного сумматора и частично-определенного вычитателя выигрыш по занимаемой площади достигает 31% (значение модуля /я,=5). Однако с увеличением значения модуля занимаемая площадь может даже незначительно увеличиваться, но при этом наблюдается улучшение по быстродействию. Это объясняется тем, что частично-определенный вычитатель был реализован как прямой декодер, т.е. на основе таблиц соответствия, площадь которых возрастает при увеличении модулей.
Архитектура и принципы функционирования параллельного индексного субмодулярного умножителя
Предлагаемая схема обратного индексного преобразования (рис .3.5) функционирует следующим образом. Если хотя бы один из входных операндов равен нулю, то итоговый результат также становится равным нулю. В случае если оба входных операнда отличны от нуля, то на выходе умножителя появляется результат преобразования из индексного представления в модулярное, т.е. выполняется модулярное умножение на основе индексного представления операндов. Таким образом, к исходной схеме добавляется логика, реализующая компаратор и выходной мултиплексор.
Для параллельного индексного субмодулярного умножителя проверка нулевых входных операндов осуществляется аналогичным образом.
Критерии выбора значений модулей и подмодулей при построении индексных модулярных и субмодулярных умножителей на основе анализа и сравнения результатов синтеза.
Для сравнения указанных типов умножителей были разработаны Verilog описания соответственно модулярных индексных и параллельных субмодулярных умножителей для различных значений модулей, которые затем были синтезированы в базис 0.5мкм библиотеки произвольной логики. В качестве примера, Verilog -описания двух типов описанных умножителей для значения модуля т=11 приведены в Приложении.
Для сокращения временных затрат и автоматизации процесса разработки модулярных умножителей была разработана программа генерации синтезируемых поведенческих Verilog-описаний прямого и обратного преобразователей как для индексного модулярного, так и для параллельного субмодулярного умножителей. В качестве языка программирования при создании программного продукта был выбран язык Perl. Такой выбор обусловлен следующими причинами [63]: - Perl обладает наиболее расширенным и удобным набором конструкций для обработки данных, представленных в текстовом виде, а это позволяет значительно упростить процесс формирования Verilog-описаний; - Perl является одним из наиболее переносимых языков программирования и обеспечивает работоспособность программы практически во всех реально используемых операционных системах» таких как Unix, Linux, MS-DOS и всех разновидностях Windows без какой-либо перекомпиляции. Программный продукт обеспечивает следующие возможности: - выбор типа умножителя - индексный модулярный или параллельный субмодулярный; - вычисление первообразных корней для указанного значения модуля и генерация Verilog-описаний прямого и обратного индексных преобразователей как для индексного модулярного, так и для параллельного субмодулярного умножителей; - выбор набора возможных подмодулей при генерации параллельных субмодулярных умножителей; - выдача информации по запросу пользователя, как использоваткпрограмму. Полный листинг программы представлен в Приложении. В разделах 3.1 и 3.2 были подробно описаны требования, предъявляемые к выбору значений модулей и подмодулей при построении индексных умножителей. Эти требования накладывают некоторые ограничения на использование данных походов для реализации индексных умножителей, поэтому необходимо детально проанализировать результаты синтеза Verilog-описаний в базис 0.5 мкм библиотеки стандартных ячеек с целью определения наиболее оптимальных значений модулей и подмодулей с точки зрения обеспечения минимума занимаемой площади {area) и минимума времени задержки (time). Для оценки, кроме площади и быстродействия, можно также использовать значение их произведения: C=areaxtime, Минимальное значение данного параметра показывает интегральную качественную характеристику умножителя и определяет целесообразность использования модуля. Анализ результатов синтеза индексных модулярных умножителей. Выбор значений модулей определяет динамический диапазон представления целых чисел - произведение модулей М должно перекрывать этот диапазон (см. раздел 1.1). Данное требование может быть удовлетворено при помощи различных базисных значений модулей, поэтому возникает проблема определения таких модулей, которые обеспечивают меньшую площадь и более высокое быстродействие при заданном динамическом диапазоне. Результаты синтеза индексных модулярных умножителей по занимаемой площади и быстродействию для некоторых значений модулей приведены в табл. 3.5. Для большей наглядности представим полученные результаты на отдельных графиках для 3-5 битных значений модуля mt (модули 5, 7, 11, 13, 17, 19) и для 8-9 битных значений (модули 233, 239, 241, 257, 263). С увеличением значения модуля максимальное время задержки и занимаемая площадь умножителя должны увеличиваться. Однако, как видно из рисунков 3.6 и 3.7 для модулей 17 и 257 время задержки резко уменьшается, площадь для модуля 17 остается практически на том же уровне (см. рис.3.8), а для модуля 257 также уменьшается (см. рис. 3.9). Это объясняется тем, что значения модулей 17 и 257 принадлежат к множеству простых чисел типа (2"+7), а в индексном умножителе по модулю (2п+1) используется наиболее быстродействующий и экономичный по площади сумматор по модулю 2".
Аппаратная реализация преобразователя из модулярного представления в двоичную систему счисления на основе модифицированного алгоритма с предварительной обработкой данных
Необходимо также отметить, что при реализации фильтра использовались методы проектирования отдельных компонентов, разработанные и представленные в предыдущих главах.
Verilog-описание фильтра в транспонированной форме, реализованного с применением аппарата модулярной-арифметики,- также было синтезировано средствами систем синтеза Synopsys в базис 0.5мкм библиотеки стандартных ячеек.
Экспериментальные результаты по быстродействию для КИХ-фшыпра, реализованного в модулярной арифметике. - максимальная задержка прямого преобразователя (t rns) 13.9 не. - максимальная задержка вычислителя по модулю 41 13.2 не. - максимальная задержка вычислителя по модулю 127 13.74 не. - максимальная задержка вычислителя по модулю 255 14.8 не. - максимальная задержка вычислителя по модулю 1024 7.82 не. - максимальная задержка обратного преобразователя (t bm ) 10.8нс. - Как можно видеть из полученных экспериментальных результатов, максимальная задержка фильтра, реализованного в модулярной арифметике, составляет 14.8 не. Таким образом, быстродействие модулярного фильтра для 30-битного динамического диапазона почти в 2 раза превышает быстродействие аналогичного фильтра, реализованного в двоичной системе. В заключении обобщим некоторые результаты, полученные на основе анализа и сравнения фильтров, реализованных в двоичной системе счисления и в модулярном представлении: 1. При построении КИХ-фильтров с применением аппарата модулярной арифметики целесообразно использовать транспонированную форму построения фильтров. 2. При построении преобразователей в/из модулярного представления целесообразно использовать конвейерные методы реализации таких преобразователей (при этом длина конвейера увеличивается лишь на несколько стадий). 3. КИХ-фильтры, реализованные в модулярной арифметике, обеспечивают увеличение быстродействия, например, для 30-битного динамического диапазона почти в 2 раза. В данной главе рассмотрены принципы построения устройств цифровой обработки сигналов в модулярном представлении на примере фильтров с конечной импульсной характеристикой. Показаны особенности построения КИХ-фильтров в прямой и транспонированной формах. Также проанализированы преимущества и недостатки для указанных форм аппаратной реализации, Проведено сравнение по быстродействию КИХ-фильтров, реализованных в двоичной системе счисления и в модулярном представлении. Показано, что фильтры, реализованные с применением аппарата модулярной арифметики, обладают более высоким быстродействием по сравнению с традиционными фильтрами в позиционной системе. В ходе выполнения диссертационной работы был разработан ряд методов для проектирования основных узлов систем цифровой обработки сигналов в модулярной арифметике с учетом их реализации в интегральном исполнении. Основные результаты диссертации: 1. Проведен анализ и систематизация основных вычислительных процедур для устройств ЦОС, реализованных с применением аппарата модулярной арифметики. В -интегральном исполнении такие устройства имеют ряд несомненных преимуществ, связанных с возможностями более гибкой топологической реализации, исключением длинных трасс в пределах одного модулярного канала и, соответственно, уменьшением задержек по критическим путям, удобством трассировки цепей тактовых частот. 2. Проведен анализ и сравнение типовых структур модулярных сумматоров, выполненных с применением блоков двоичной арифметики. Для сумматоров по модулям типа (2"+1) и (2п-1) разработаны методы аппаратной реализации в интегральном исполнении, обеспечивающие выигрыш по занимаемой площади до 25-30%. 3. Разработаны методы логического синтеза сумматоров по модулю (2"-/) на основе BDD-технологии, в том числе для функций переноса. Сформулирован основной принцип декомпозиции функций переноса для сумматоров данного типа. На основе полученных методов предложены методы схемотехнической реализации сумматоров по модулю (2" !) в базисе из мультиплексоров и в базисе элементов 2И-ИЛИ. 4. Проведен анализ и сравнение индексных модулярных и параллельных субмодулярных умножителей. Сформулированы критерии выбора значений модулей и подмодулей, обеспечивающие меньшие аппаратные затраты и лучшее быстродействие устройств в интегральном исполнении для заданного динамического диапазона при использовании указанных типов умножителей. 5. Предложена реализация преобразователя из модулярного представления в двоичную систему счисления на г основе модифицированного алгоритма предварительной обработки данных, не увеличивающего разрядность промежуточных результатов и, следовательно, обеспечивающего минимальные аппаратные затраты. 6. Проведен анализ и сравнение КИХ-фильтров, выполненных в двоичной системе счисления и в модулярной арифметике. Показано, что фильтры, реализованные с применением аппарата модулярной арифметики, обладают более высоким быстродействием по сравнению с традиционными фильтрами в позиционной системе.
