Содержание к диссертации
Введение
Глава 1. Назначение и классификация блоков ФАПЧ 10
1.1 Структурная схема и режимы работы ФАПЧ 10
1.2 Синтезаторы частот 13
1.3 Встроенные системы ФАПЧ фирмы Altera 17
1.4 Альтернативная конфигурация ФАПЧ — DLL (Delay-Locked Loop) 22
1.5 Стратегия проектирования предлагаемой системы 28
1.6 Выводы к главе 1 30
Глава 2. Математическое описание системы ФАПЧ 32
2.1 Функция передачи контура ФАПЧ 32
2.2 Время установления рабочего режима 39
2.3 Выводы к главе 2 43
Глава 3. Основные функциональные узлы встроенной ФАПЧ 44
3.1 Фазовый детектор 45
3.2 Генератор подкачки заряда 47
3.3 Выбор технологии «быстрой синхронизации» 52
3.4 Фильтр нижних частот 59
3.5 Генератор, управляемый напряжением 64
3.6 Блок управления сбросом 74
3.7 Блок реконфигурации фазы 78
3.8 Делитель частоты на базе РСЛОС 84
3.9 Индикатор окончания процесса синхронизации 90
3.10 Режимы обратной связи 93
3.11 Выводы к главе 3 94
Глава 4. Моделирование и измерение выходных параметров опытных образцов системы ФАПЧ
4.1 Динамические параметры 98
4.2 Моделирование схемных и топологических решений
4.2.1 Моделирование и измерение высокочастотных блоков 102
4.2.2 Смешанное моделирование 104
4.3 Исследование изготовленных образцов 112
4.3.1 Плата тестирования 112
4.3.2 Полученные результаты 116
4.4 Выводы к главе 4 124
Основные результаты и выводы 126
Литература
- Встроенные системы ФАПЧ фирмы Altera
- Время установления рабочего режима
- Выбор технологии «быстрой синхронизации»
- Моделирование схемных и топологических решений
Введение к работе
Актуальность темы.
Современные информационные технологии требуют непрерывного расширения функциональных возможностей и диапазона рабочих частот электронных схем, что сопровождается ужесточением требований к составляющим блокам и компонентам. При этом особое внимание уделяется разработке высококачественных встраиваемых блоков с заданным интерфейсом и функциональностью (IP-ядер, IP — Intellectual Property). Типичными представителями таких блоков являются системы фазовой автоподстройки частоты (ФАПЧ), способные не только синтезировать необходимые для работы частоты и синхронизировать фазы тактовых импульсов между различным интегральными схемами (ИС) в составе всего устройства, но и подавлять возникающие в соединительных цепях помехи.
Одной из востребованных возможностей применения систем ФАПЧ являются программируемые логические интегральные схемы (ПЛИС), где они служат для синтеза и необходимого использования «чистых» тактовых сигналов. Среди основных тенденций в проектировании встроенных систем ФАПЧ для высококачественных ПЛИС (фирмы-производители Altera, Xilinx, Lattice) можно выделить следующие:
повышение выходной частоты и, соответственно, расширение набора значений реализуемых частот;
достижение высокой стабильности выходных тактовых сигналов;
возможность оперативной подстройки фазы;
низкое потребление мощности;
наличие блока динамической реконфигурации.
Прогресс в улучшении выходных параметров систем ФАПЧ в составе ПЛИС связывают, прежде всего, с уменьшением проектных норм используемых технологий, что на каждом шаге значительно увеличивает стоимость изделий. Альтернативным вариантом может служить применение передовых схемотехнических приемов, позволяющих достигать желаемого в рамках имеющейся технологической базы, что при практически неизменной стоимости существенно повышает конкурентоспособность продукции. Поэтому отыскание и реализация таких решений для встроенных систем ФАПЧ является актуальной задачей и предметом исследований настоящей работы.
Данная работа проводилась в соответствии с планом ГБ НИР кафедры физики полупроводников и микроэлектроники ФГБОУ ВПО «Воронежский государственный университет». Работа поддержана целевым грантом фонда Бортника в рамках программы «УМНИК».
Цель работы: разработка системы ФАПЧ, эффективно решающей необходимые пользователям функции синтеза стабильных тактовых сигналов высокой частоты и обладающей гибкостью в работе и настройке, опережающей по характеристикам зарубежные ФАПЧ аналогичного применения,
выполненные в схожем технологическом процессе. Для достижения указанной цели были сформулированы следующие задачи:
-
Конструирование минимальной по площади аналоговой части, имеющей небольшое значение функции передачи с целью сужения полосы пропускания ФАПЧ.
-
Разработка схемы генератора управляемого напряжением (ГУН) с повышенной линейностью характеристики управления.
-
Проектирование функциональных узлов системы ФАПЧ, работающих на частотах до 2 ГГц, в частности, 9-ти разрядного делителя частоты, блока управления сбросом, блока динамического сдвига фазы.
-
Создание Verilog-описания системы ФАПЧ для ускоренного моделирования переходных процессов.
Научная новизна диссертации определяется полученными оригинальными результатами и состоит в следующем:
-
Найдено решение проблемы получения сигнала высокого качества во встроенных системах ФАПЧ, отличающееся использованием меньшей, чем у известных аналогов, площади на кристалле и позволяющее создавать проекты с рабочими частотами до 500 МГц.
-
Представлена трехуровневая система моделирования, использующая, помимо SPICE моделей, разработанное описание системы ФАПЧ на языках Verilog и VerilogA и позволяющая исследовать её функциональные узлы в сотни раз быстрее, чем при использовании для моделирования одних лишь SPICE моделей, при этом сохраняющая точность расчета параметров системы в рамках 5 %.
-
Комбинированием разработанного высокочастотного ГУН и системы динамической реконфигурации фазы удалось получить минимальный программируемый временной сдвиг выходного сигнала, равный 62.5 пс, что выделяет разработанную систему ФАПЧ из ряда аналогов, спроектированных по технологическим нормам 90 - 180 нм, и позволяет использовать полученную систему ФАПЧ в высокоскоростных интерфейсах передачи данных.
-
Выявлены основные источники фазовой нестабильности выходного тактового сигнала, характерные для использования ФАПЧ в составе ПЛИС (шум цепи питания и влияние цифровой части ПЛИС, взаимное влияние элементов ввода/вывода ПЛИС, соседних топологических элементов), предложены методы её снижения.
Научная и практическая значимость диссертации: 1. Интеграция системы ФАПЧ в состав ПЛИС приводит к снятию ограничения на максимальную частоту работы её ядра, накладываемую элементами ввода/вывода и межсоединениями на плате.
-
Использованный метод повышения линейности характеристики управления ГУН позволяет получить на его выходе частоты до 2 ГГц при максимальном значении коэффициента передачи в 1.5 ГГц/В.
-
Газработанный делитель частоты на динамических триггерах позволяет поднять рабочую частоту системы и сократить занимаемую ею площадь.
-
Построенная система динамического сдвига фазы исключает возможность появления паразитных импульсных выбросов на выходе ФАПЧ.
-
Газработанная схема программируемого маломощного источника тока сводит к минимуму процессы релаксации, значительно искажающие отклик на сигналы переключения.
-
Предложенная система межсоединений в цепи обратной связи ФАПЧ позволяет использовать систему в любом из пяти режимов: «без компенсации», «обычный», «режим синхронных данных», «режим буфера с нулевой задержкой», «режим внешней обратной связи», что позволяет получать предсказуемые результаты в любых конфигурациях проекта. Основные положения, выносимые на защиту.
-
Структура ФАПЧ с интегрированным ФНЧ и ГУН, встроенная в ПЛИС, предназначенная для повышения тактовой частоты и синтеза частот, обладающая гибкостью настройки и управления, функцией подстройки фазы для передачи данных и пятью режимами обратной связи.
-
Генератор, управляемый напряжением, с повышенной линейностью характеристики управления, что позволяет уменьшить коэффициент его передачи и полосу пропускания системы ФАПЧ.
3. Оригинальные высокочастотные элементы, работающие на частотах до
2 ГГц, такие как делитель частоты, система динамического сдвига фа
зы, мультиплексор 8 в 1 и блок управления сбросом ГУН.
Апробация работы. Гезультаты диссертации докладывались на на
учных сессиях ВГУ (Воронеж, 2008 - 2012), международных научно-техни
ческих конференциях «Гадиолокация, навигация, связь» (Воронеж, 2009 -
2011), V всероссийской научно-технической конференции «Проблемы разра
ботки перспективных микро- и наноэлектронных систем» (Москва, 2012).
Публикации. По теме диссертации опубликовано 11 научных работ, в том числе 4 — в изданиях, рекомендованных ВАК ГФ. В работах, опубликованных в соавторстве и приведенных в конце автореферата, лично соискателю принадлежат: [1, 2, 5 - 9] — выбор подходящей структуры системы ФАПЧ и моделирование с целью оптимизации её параметров; [3, 11] — поиск оптимальной архитектуры широкополосного ГУН, имеющего повышенную линейность характеристики управления; [4, 10] — проектирование высокоскоростного многоразрядного делителя частоты.
Объем и структура работы. Диссертация состоит из введения, четырех глав, заключения и списка литературы, включающего 76 наименова-
ний. Основная часть работы изложена на 116 страницах, содержит 80 рисунков и 13 таблиц.
Встроенные системы ФАПЧ фирмы Altera
На входе системы действует сигнал эталонного генератора в виде периодической или квазипериодической функции (управляющее воздействие), а с ее выхода снимается сигнал подстраиваемого генератора. Датчиком рассогласования в системе является фазочастотный детектор (ФД), выходной сигнал которого представляет собой периодическую однозначную функцию разности мгновенных фаз сигналов эталонного и подстраиваемого генераторов. Фильтр нижних частот (ФНЧ) в цепи управления предназначен для коррекции передаточной функции замкнутой системы.
В зависимости от назначения и условий применения система ФАПЧ позволяет решать различные задачи. Простейшая из них — стабилизация частоты и фазы подстраиваемого генератора. Обычно при этом параметры эталонного сигнала остаются постоянными. Более сложным является случай, когда параметры эталонного сигнала непостоянны. При этом система играет роль фильтра, демодулятора или следящего усилителя. Она выполняет функции узкополосного фильтра, и в том случае, если параметры эталонного сигнала постоянны, но на ее вход вместе с эталонным сигналом попадает аддитивная помеха. В таком применении система ФАПЧ дает исключительно высокие результаты при чрезвычайной простоте конструкции. Особо следует отметить возможности системы ФАПЧ как нелинейного фильтра и демодулятора частотно-модулированных и фазомодулированных колебаний. Эта возможность обусловлена тем, что, по существу, в ней как бы происходит корреляционная обработка принимаемого сигнала [5].
Рассмотрим принцип действия системы ФАПЧ на примере упрощенной, изолированной от внешних воздействий (автономной) системы. Сигналы частот шэт и и)пг от опорного генератора ОГ и подстраиваемого ГУН поступают на фазовый детектор ФД, выдающий сигнал рассогласования для формирования управляющего напряжения. Управляющее напряжение воздействует на ГУН, изменяя его частоту, приближая её к частоте опорного.
В стационарном режиме, когда частоты шог и ГУН равны, в системе устанавливается постоянная разность фаз между сигналами соответствующих генераторов и управляющее напряжение постоянно, т.к. в противном случае статический режим будет невозможен. Поэтому между ФД и ГУН включаются устройства, пропускающие постоянный ток. Такими устройствами обычно являются фильтры нижних частот [5]. Они устраняют из спектра сигнала управления нежелательные составляющие побочных частот, присутствующие на выходе фазового детектора, которые, попадая на вход генератора, вызывают паразитную частотную (фазовую) модуляцию эталонного генератора.
Система ФАПЧ представляет собой разновидность систем с обратной связью, поэтому в ней возможна потеря устойчивости. В зависимости от величины флуктуации, нарушающих равновесие, различают устойчивость системы в «малом», «большом» и «целом». По существу, устойчивость в «малом» определяет возможность режима удержания, а устойчивость в «большом» — условия отсутствия режима квазисинхронизма. Выполнение этих условий, естественно, гарантирует выполнение условий устойчивости в «малом». Устойчивость в «целом» определяет условие отсутствия режима биений.
В узком смысле под синтезатором частоты понимают систему, способную генерировать набор выходных частот с фиксированным шагом. Синтезаторы принято делить на Integer-N и Fractional-N. В первом синтезаторе в обратной связи (ОС) петли ФАПЧ, на базе которого он строится, вставлен делитель частоты с фиксированным модулем деления, в результате чего частоты, которые можно получить на выходе ГУН, кратны частоте работы ФД. В синтезаторе типа Fractional-N модуль деления в ОС варьируется вокруг определенного значения с частотой работы петли ФАПЧ, при этом средняя частота ГУН больше частоты ФД в дробное число раз [9-11].
Для того, чтобы получить на выходе сетку частот с фиксированным шагом, Integer-N синтезаторы вынуждены работать на опорной частоте, равной требуемому шагу. Таким образом, чем плотнее требуемая сетка частот, тем ниже входная частота, а значит медленнее происходит установление рабочего режима. Во Fractional-N синтезаторе входная частота не обязана быть малой, что ускоряет процесс синхронизации и понижает уровень собственных шумов, но в результате работы дробного делителя в выходном спектре внутри полосы пропускания (ПП) появляются выбросы, препятствующие применению таких синтезаторов в радиосвязи. Однако, к настоящему времени разработан ряд приемов борьбы с ними, что сделало Fractional-N синтез широко применимым. Основным производителем синтезаторов частот является фирма Analog Devices. Среди прочих — такие, как Texas Instruments, Miteq, ЕМ Research. Несмотря на то, что синтезаторы частот, выполняемые, как правило, в отдельных микросхемах, решают несколько иные задачи, чем разрабатываемая система, изучение их рынка и выполняемых функций необходимо для проектирования конкурентоспособного продукта. В частности, в микросхемах Analog Devices зачастую присутствуют передовые решения, использование которых становится нормой через некоторое время после их появления.
Analog Devices производит как Fractional-N, так и Integer-N синтезаторы. В состав микросхемы входят все цифровые части синтезатора, а также генератор подкачки заряда (ГПЗ). ГУН и ФНЧ подключаются через внешние выводы. В номенклатуре синтезаторов отдельно присутствует класс «PLLs with Integrated VCOs» — системы ФАПЧ с интегрированным ГУН. В микросхемах этого класса ГУН представляет собой многодиапазонный LC-генератор, индуктивности для реализации которого необходимо также подключать снаружи. Большой плюс таких генераторов — относительно малое значение функции передачи (крутизны), которое при определенной настройке не превышает 10 МГц/В. Минусы — невысокая скорость перестройки и зависимость от внешних компонент.
Типичным представителем семейства синтезаторов Analog Devices является ADF4150HV [12] (2011г.), способный работать в режимах Fractional-N и Integer-N (рис. 1.2). Из его блок-схемы видно, что ГУН и ФНЧ в этом синтезаторе используются как внешние подключаемые модули, однако среди его блоков есть интересные с точки зрения поиска оптимальной архитектуры проектируемой ФАПЧ:
Блок удвоения частоты на входе. Может использоваться только при входном сигнале идеальной 50%й скважности. Удвоение частоты может оказаться полезным в случае, если частота входного сигнала ниже допустимой границы, а также для улучшения шумовых характеристик системы.
Время установления рабочего режима
Предложенная система ФАПЧ, детально описанная в главе 3, была реализована в составе ПЛИС серии 5578ТС при поддержке ОАО «КТЦ «ЭЛЕКТРОНИКА». Указанные ПЛИС изготавливаются па кремниевой фабрике ОАО «НИИМЭ и Микрон» в технологическом процессе 180 нм, во многом определяющем характеристики разрабатываемых блоков. Из расмотрешюго выше материала вытекает несколько основных подходов к построению систем ФАПЧ: — полностью интегрированная система ФАПЧ в отдельной микросхеме. удобная в применении, но обладающая рядом ограничений но характеристикам выходного сигнала ввиду необходимости реализации на одном кристалле аналоговых и цифровых компонентов; — высокостабильпый синтезатор частот, ФНЧ и ГУН для которого реализуются на плате отдельными элементами; — система ФАПЧ, интегрированная в ПЛИС. ГУН реализуется непосредственно на кристалле, реализация ФНЧ встречается как внутри (большая часть производителей), так и снаружи микросхемы (прием, популярный ранее у фирмы Atmel). В каждом из трех подходов существуют решения, которые могут быть позаимствованы в разрабатываемой системе ФАПЧ, интегрированной в ПЛИС, но для определения оптимального их сочетания перед началом проектирования следует систематизировать все доступные ресурсы.
Во-первых, разрабатываемая система занимает место одного логического кластера ПЛИС, т.е. занимает малую площадь, что ограничивает размеры емкостной составляющей ФНЧ. Ограничение его размера обязывает использовать маломощные источники тока в ГПЗ и ГУН с малым коэффициентом передачи. Маломощные источники тока являются менее стабильными и более «шумными», но их шум может не сказаться на фоне шума ПЛИС. Для ГУН существуют две базовые конфигурации: LC-генератор и кольцевой генератор на управляемых инверторах. LC-генераторы имеют лучшие шумовые характеристики, но они могут быть нивелированы влиянием ядра и периферии ПЛИС. Кроме того, LC-генератор занимает большую площадь, что мешает изолировать его от остальных элементов ФАПЧ и ПЛИС и его шумовая производительность пострадает. Однако главным препятствием использования LC-генератора является отсутствие в библиотеке элементов используемого технологического процесса элемента индуктивности, использование же «самодельного» элемента может привести к малопредсказуемым характеристикам. В связи с этим для реализации используется кольцевой генератор на дифференциальных инверторах (п. 3.5), модифицированный в работе для получения минимального коэффициента передачи.
LC-генератор обычно делают многодиапазонным для снижения его коэффициента передачи. Реализация качественного многодиапазонного кольцевого генератора затруднительна, поэтому его коэффициент передачи априори выше. В связи с этим бессмысленна реализация режима дробного деления при варьировании коэффициента деления в ОС, неизменно сопутствующей его реализации, резкое изменение частоты генератора приведет к ощутимо большому джиттеру.
Факт встраивания ФАПЧ в ПЛИС имеет и плюсы: система не ограничена в количестве входных портов и, соответственно, может быть прецезионно и быстро перестраиваема, поэтому предлагается реализовать ускоренную систему реконфигурации делителей частоты, настройки фильтра и фазы выходного сигнала. Реализация этих систем описана в п. 3.7. Подстройка фазы выходного сигнала приобретает большее значение при высоких рабочих частотах, когда данным всё сложнее попасть в окно для безопасной передачи. Поэтому актуальна задача максимально точной настройки фазы тактового сигнала при помощи ФАПЧ. Величина минимального сдвига фазы определяется максимальной рабочей частотой ГУН и рассчитывается по формуле Тгун/8. В связи с этим разработка ориентирована на большую частоту ГУН, которая достигает 2 ГГц. При этом встает задача построения делителя частоты, способного работать на такой высокой частоте. Делитель, удовлетворяющий таким условиям, сделан двухкаскадным: первый каскад представляет из себя фиксированный делитель па 2, второй — 9-ти разрядный программируемый делитель, построенный па динамических D-триггерах повышенного быстродействия. Кроме того, встраивание в ПЛИС обязывает рсализовывать системы компенсации в ОС, аналогично описанным выше и используемым фирмой Altera.
Выбор технологии «быстрой синхронизации»
Результаты предварительного анализа (гл. 1, 2) показывают, что для обеспечения эффективной работы встроенной системы ФАПЧ необходима не только оптимизация выходных параметров основных функциональных узлов, по и их взаимное согласование. Наиболее удобной является структура встроенной системы ФАПЧ с 4-мя выходами (рис. 3.1), содержащая, помимо основной петли ОС, ряд межсоединений для компенсации задержек и модули для динамической реконфигурации делителей частоты, ФНЧ и фазы выходного сигнала.
В отечественную ПЛИС 5578ТС024 встроены две разработанные системы ФАПЧ, при этом она имеет 8 шин в первичном дереве синхронизации. Следовательно, система ФАПЧ должна иметь 4 выхода, два основных параметра которых — частота и фаза. Формирование частоты происходит с помощью си 45 стемы делителей частоты и для выходов 1-3 её можно описать как СЛ ivIXi,2,3] = For JfTcJI JY (3-1}
Четвёртый выход является резервным и содержит сигнал с частотой работы ФД, поскольку является частью обратной связи. Фаза выходных сигналов контролируется разницей задержки отпускания сброса делителя используемого выхода и делителя в ОС, а также выбором одного из восьми выходов ГУН, сдвинутых на 45 друг относительно друга [28,29]. Таким образом, минимальный временной сдвиг определяется максимальной частотой ГУН. Следовательно, основной задачей работы является проектирование высокочастотного ГУН и многоразрядных выходных делителей частоты, которые могли бы работать на его частоте. Кроме того, необходимо проектирование качественных блоков ГПЗ и ФНЧ, определяющих стабильность системы ФАПЧ, а для решения специфических задач — включение в её состав ряда межсоединений для компенсации задержек и модулей для динамической реконфигурации делителей частоты, ФНЧ и фазы выходного сигнала. которого определяется разностью фаз колебаний, подаваемых на его входы. ФД чувствительны к относительному положению фронтов входного сигнала и сигнала на выходе ГУН, как это показано на рис. 3.2а. Они имеют 2 выхода (отставания и опережения, up и down), назовем их условно «заряд» и «разряд», так как в нашем случае они через ГПЗ управляют процессом заряда или разряда конденсаторов ФНЧ.
Упрощенная схема ФД (рис. 3.3а) состоит из двух D-триггеров, на входы которых подается логическая единица, ввиду чего их можно представить достаточно простой структурой из двух RS-трштеров [30] с входами С и R,
Типичная временная диаграмма работы фазового детектора (а) и случай проскальзывания цикла (б) как показано на рис. 3.36. В зависимости от того, до или после возникновения фронта, опорного сигнала появляется фронт сигнала из ОС, на выходе ФД формируются импульсы опережения или отставания соответственно. Длительность этих импульсов, как показано на рис. 3.2а), соответствует интервалу времени между фронтами тактовых сигналов. Во время действия импульсов опережения или отставания ГПЗ отводит или отдает заряд, в результате чего получаемый на выходе средний ток зависит от разности фаз на входах ФД.
Существует причина, по которой даже в случае полного соответствия фаз входных тактовых сигналов ФД на его выходах должны формироваться сигналы заряда и разряда минимальной ширины. Количество заряда, генерируемою в ГПЗ, должно быть пропорционально разности фаз тактовых сигналов. Но если разность фаз мала, то на выходе ФД может сформироваться импульс малой ширины. Поскольку существует порог этой ширины, при котором источник тока будет включен, то при разности фаз вблизи этого порога отклик ГПЗ будет носить случайный характер и окончательная синхронизация ФАПЧ станет невозможна. Указанная проблема решается генерированием импульса минимальной ширины на обоих выходах ФД вне зависимости от разности фаз сигналов на его входах. Схемотехнически это осуществляется вставкой элемента «И» с задержкой распространения сигнала большей, чем минимальная (рис. 3.3а). Кроме того, такое решение устраняет возможность появления мстастабильности и в самом ФД.
Моделирование схемных и топологических решений
При использовании в системах передачи данных необходимо иметь возможность быстро перестраивать фазу выходного тактового сигнала, формируемого блоком ФАПЧ. Например, при работе в режиме DDR на частоте 400 МГц, скорость передачи данных составляет 800 Мбит/с, что соответствует периоду смены данных 1.25 не. В действительности это означает, что окно для корректной передачи приблизительно равняется 500 пс. В базовой конфигурации ФАПЧ довольно сложно учесть суммарную задержку на межсоединениях ПЛИС, поэтому зачастую фазу тактового сигнала подстраивают в процессе работы, «на лету», проверяя корректность передачи тестовых данных по контрольным суммам. Для удобства такой подстройки система ФАПЧ должна включать в себя блок динамической реконфигурации, способный изменять сразу выходного сигнала, без перезагрузки конфигурации всей ПЛИС.
Динамическая реконфигурация позволяет изменить фазу одного или нескольких выходных сигналов без необходимости реконфигурации всей ПЛИС и минуя процесс синхронизации ФАПЧ (установления рабочего режима). Сдвиг фазы происходит дискретно в несколько итераций, за один цикл фаза может быть сдвинута в сторону запаздывания или опережения на величину Тгун/8. Все выходные тактовые сигналы активны в процессе динамической реконфигурации. Интерфейс системы реконфигурации фазы разработан на основе использующегося в микросхемах фирмы Altera [16,17] и представлен следующими портами (табл. 3.4):
Время, необходимое для реализации одного минимального сдвига, примерно равно 3 не, т.е. максимальная частота работы цепи реконфигурации составляет 333 МГц. Реализация системы вытекает из структуры мультиплексора 8 в 1 на выходе ГУН (рис. 3.32а). Он состоит из восьми проходных ключей, каждый из которых управляется одним конфигурационным сигналом, открывающим или закрывающим его. В режиме нормальной работы только один ключ находится в открытом состоянии, остальные — в закрытом. Если открыть сразу два ключа, то на выходе мультиплексора замкнутся два выхода ГУН с разными фазами. Эта ситуация является неприемлемой за исключением случая, когда открыты два «соседних» ключа, т.е. таких, которые выбирают смежные фазы ГУН. Из-за небольшой разности фаз (максимум 125 пс при частоте ГУН 1 ГГц) ток утечки не будет большим, а на выходе мультиплексора установится сигнал с некоторой промежуточной фазой. Этот эффект можно использовать при разработке системы реконфигурации фазы.
Ядро системы представляют 8 однотипных блоков, управляющих одним из конфигурационных сигналов мультиплексора. Одновременно один из блоков выдает разрешающий сигнал, другие — запрещающий. В процессе реконфигурации разрешающий сигнал должен сдвигаться от одного ключа мультиплексора к другому в зависимости от сигналов pliaseup и phasedown. Для реализации этой возможности каждый базовый блок системы реконфигурации соединен с двумя соседними блоками (рис. 3.326).
Базовый блок представлен на рис. 3.33. На входы next и prev подаются выходы соседних блоков QCHAIN- Основным элементом блока является D-триггер, в который по переднему фронту phasescanclk в зависимости от сигналов phaseup и phasedown загружается одно из значений, описанных в табл. 3.5.
Во время динамического сдвига в сторону повышения фазы на выходе мультиплексора может сформироваться короткий импульс, если передний фронт сигнала phasescanclk совпадет с передним фронтом активного тактового входа мультиплексора 8— 1. Такой импульс приведет к лишнему срабатыванию делителя частоты на выходе мультиплексора или к появлению метастабнлыюго состояния в нем. Для предотвращения таких ситуаций выход базовой ячейки выход рассматриваемого блока next — выход последующего блока цепи prev — выход предыдущего блока цени configuration — значение из конфигурационной ячейки ПЛИС. Используется для инициализации начального состояния. цепи реконфигурации был модифицирован следующим образом: его сигнал смешивается логическим ИЛИ с самим собой, задержанным на 2 не. В результате изменение выхода QMUX происходит с задержкой в 2 не, в течение которых открыты два ключа в мультиплексоре и выходная фаза принимает усредненное значение. По истечении 2 - 3 не фаза выходного тактового сигнала окончательно перестраивается на новое значение.
На рис. 3.34 показан процесс реконфигурации выходного сигнала ФАПЧ outclk_l (в сравнении с нереконфигурируемым outclk__0). При использовании ряда последовательный циклов показанной реконфигурации фазу выходного сигнала можно изменять достаточно быстро во всём промежутке её возможных значений без смены конфигурации всей ПЛИС. При этом в выходном каскаде ФАПЧ гарантированно не будет появляться метастабильных состояний, связанных с динамическими переходами между различными выходами ГУН.
