Содержание к диссертации
Введение
ГЛАВА 1. Анализ процессов фазовой интерполяции 12
1.1 Обоснование способа фазовой интерполяции 12
1.2 Исследование процессов интерполяции и управляемой задержки 19
1.3 Генерирование мультифазных последовательностей импульсов 36
1.4 Фазовая синхронизация в системах хранения данных 41
1.5 Анализ характеристик интерполирующего устройства синхронизации 53
1.6 Выводы по главе 58
ГЛАВА 2. Анализ фазового запаса и ошибки воспроизведения данных 59
2.1 Показатели искажений сигналов данных 59
2.2 Анализ процесса воспроизведения сигналов в канале чтения 65
2.3 Методика численного расчета вероятности ошибки 70
2.4 Выводы по главе 77
ГЛАВА 3. Генерирование сигналов с применением ФИ 78
3.1 Разработка программируемого генератора задержки 78
3.2 Исследование кольцевых генераторов на ПЛИС 85
3.3 Генерирование джиттера 92
3.4 Выводы по главе 97
ГЛАВА 4. Разработка преобразователей время-код для контроля каналов чтения данных 99
4.1 Принципы цифрового измерения интервалов времени 99
4.2 Разработка интерполирующих преобразователей время-код 103
4.3 ПВК на основе опорной фазовой матрицы 108
4.4 Моделирование ПВК на основе опорной фазовой матрицы 115
4.5 Разработка и исследование интерполирующего ПВК на ПЛИС 119
4.6 Выводы по главе 127
Заключение 128
Литература 130
Приложения 140
- Генерирование мультифазных последовательностей импульсов
- Анализ процесса воспроизведения сигналов в канале чтения
- Исследование кольцевых генераторов на ПЛИС
- Разработка интерполирующих преобразователей время-код
Введение к работе
Актуальность темы. В последние десятилетия цифровые методы представления и обработки сигналов не только получили повсеместное распространение в вычислительных устройствах и системах, но и составили основу управляющей, телекоммуникационной и измерительной техники. Точность преобразователей сигналов, в которых информативным параметром выступает временной интервал или фазовое отношение, определяется шагом дискретизации времени. В традиционных цифровых системах шаг дискретизации сигналов равен тактовому периоду, и сокращение кванта времени достигается путем увеличения тактовой частоты. Однако, хотя наблюдающийся прогресс микроэлектроники и оправдывает некоторые оптимистические прогнозы в отношении повышения рабочей частоты полупроводниковых приборов, всегда остаются задачи, решение которых требует кванта времени, существенно меньшего тактового периода.
Подобные задачи характерны для таких областей, как радиолокация и оптическая связь, измерение интервалов времени и фазовых сдвигов, фазовая синхронизация. Одна из областей, в которых важную роль играет размер кванта времени, - генерирование и контроль сигналов в информационных каналах устройств хранения данных, в частности в каналах чтения накопителей на магнитном носителе.
Поэтому одновременно с новыми технологическими способами повышения частоты прорабатывались также вопросы временной интерполяции тактового периода, то есть разделения его на части, размер которых мог служить новым квантом времени. Процедура разделения тактового периода (или в более общем случае произвольного интервала времени) применялась и прежде. В частности, об использовании для этой цели линий задержки в цифровых измерительных преобразователях известно из трудов В.М. Шляндина [79], в отношении систем синхронизации приемников на такую возможность указывал В. Линдсей [22]. В современной технике процесс получения дополнительных точек отсчета внутри некоторого интервала времени получил название фазовой интерполяции (ФИ).
Развитие собственно интерполирующих цифровых систем преобразования сигналов, главным образом аналого-цифровых преобразователей интервалов времени, наблюдаемое в последнее десятилетие, опирается на технологические достижения микроэлектроники. Дополнительный толчок совершенствованию техники мультифазных систем дало появление на рынке электронных компонентов программируемых логических интегральных схем (ПЛИС), позволяющих оперативно создавать и проверять новые структуры и алгоритмы преобразования сигналов без трудоемких и дорогостоящих процедур разработки заказных БИС [10, 90]. Среди зарубежных исследований в области интерполирующих устройств и систем выделяются работы, выполненные в Стэнфордском университете (США) под руководством М. Хоровица [104], в университете Оулу (Финляндия) при активном участии Ю. Костамоваара, Т. Рахконена и А. Мянтиниеми [128], в европейском центре ядерных исследований CERN (Я. Арай, М. Мота, Е. Христиансен и др.) [82, 88, 119, 120], Национальном Тайваньском университете (группа исследователей во главе с П. Чен, Ш.- Ю. Лью) [84, 85, 137]. Вопросам преобразования сигналов посвящены многие работы отечественных исследователей, в том числе В.А.Чулкова,
Н.Н. Коннова, Е.И.Гурина, Е.А.Мелешко, Т.М. Демьянчука, В.И. Нифонтова, Н.А. Бессоновой и ряда других [6, 11, 12, 14, 39, 41, 72].
Целью диссертационной работы является разработка и совершенствование преобразователей для контроля сигналов в информационных каналах устройств хранения данных с использованием принципа фазовой интерполяции.
7 Поставленная цель достигается решением следующих задач: обоснование способа фазовой интерполяции как технического приема сокращения кванта времени в преобразователях сигналов устройств хранения данных; исследование элементов и узлов временных интерполирующих преобразователей; анализ процесса воспроизведения сигналов данных в канале чтения накопителя на магнитном носителе и усовершенствование методики численного расчета вероятности ошибки; создание интерполирующих генераторов для программируемой задержки сигналов, фазовой синхронизации и имитации джиттера сигналов в информационных каналах устройств хранения данных; разработка интерполирующих преобразователей время-код с сокращенным «мертвым» временем между смежными циклами преобразования для оценки фазовых искажений сигналов воспроизведения; разработка и экспериментальное исследование интерполирующих устройств на ПЛИС.
Научная новизна работы состоит в развитии научных основ и анализе процессов фазовой интерполяции, а также в создании принципиально новых устройств преобразования сигналов с использованием способа ФИ для контроля информационных каналов в устройствах хранения данных, в том числе: получены аналитические выражения, описывающие процессы регулирования времени задержки элементов ФИ, которые обосновывают применение способа ФИ для повышения разрешающей способности цифровых преобразователей сигналов без повышения их тактовой частоты; усовершенствована методика расчета вероятности ошибки в процессе воспроизведения цифровых сигналов данных в накопителе на магнитном носителе, которая в отличие от известных методик учитывает джиттер
8 синхросигналов в его связи с джиттером сигналов данных, позволяет оценить фазовый запас канала чтения и уточнить требования к его параметрам; предложены новые технические решения интерполирующих устройств программирования задержки и генерирования импульсов с заданным джиттером. Разработанные устройства позволяют имитировать реальные цифровые сигналы в каналах чтения устройств хранения данных; разработаны новые схемы интерполирующих преобразователей однократных интервалов времени в цифровой код, работающие в реальном масштабе времени без выполнения продолжительных процедур оценки погрешности квантования, не требующие регулирования и калибровки и обладающие высокой стабильностью.
Практическая ценность. Использование результатов выполненных в диссертации исследований и разработок позволяют создать точные и производительные преобразователи сигналов для контроля каналов чтения в системах хранения данных. Применение разработанных интерполирующих генераторов позволяет имитировать реальные цифровые сигналы для оценки технических характеристик запоминающих устройств.
Основные положения, выносимые на защиту
Аналитические выражения, описывающие процесс регулирования времени задержки в КМОП схемах ФИ, и их применение для проектирования элементов интерполирующих устройств.
Усовершенствованная методика расчета вероятности ошибки воспроизведения сигналов в накопителе на магнитном носителе, учитывающая джиттер синхросигналов в его связи с джиттером сигналов данных.
Способ и структуры устройств генерирования задержки и цифровых сигналов с заданным уровнем джиттера.
Комплекс технических решений интерполирующих устройств для преобразования однократных интервалов времени в цифровой код.
Структура диссертации. Диссертационная работа состоит из введения, четырех глав, заключения и приложений.
В первой главе рассмотрена проблема повышения точности и производительности цифровых систем обработки сигналов в ее связи с установленным значением шага дискретизации времени. Выполнено теоретическое исследование основных элементов мультифазных устройств, составляющих основу интерполирующих цифровых систем — элементов задержки и элементов ФИ. Исследован процесс переключения КМОП-инвертора для случая скачкообразного изменения входного напряжения, выявлены закономерности образования задержки выходного импульса. Определены способы и получены формулы электронного регулирования задержки в инверторе. Рассмотрены варианты структур МКГ, являющихся одним из основных узлов систем с ФИ, определяющим их точность, стабильность и функциональные возможности. Выполнен анализ систем автоподстройки задержки DLL (Delay Lock Loop - система автоматической подстройки по задержке) и фазы PLL (Phase Lock Loop - система фазовой автоподстройки частоты).
Во второй главе исследован фазовый запас и вероятность ошибки, возникающей в процессе воспроизведения сигналов в накопителях на магнитном носителе. При этом учтена связь джиттера генерируемого синхросигнала с джиггером воспроизведенных информационных сигналов. Получены расчетные соотношения для определения вероятности ошибки в ее связи с дисперсией фазы информационных сигналов и фильтрующими свойствами устройства синхронизации, приведены результаты численного расчета вероятности ошибки воспроизведения при заданных параметрах устройства. Выявлено, что поскольку имеется прямая связь вероятности ошибки со смещением «окна данных» относительно математического ожидания фазы информационного сигнала, то эффективным способом повышения
10 достоверности данных в канале чтения является центрирование «окна», а по существу синхросигнала.
Третья глава посвящена применению способа ФИ в технике генерирования сигналов для точного управления их временными параметрами в процессе контроля устройств хранения данных. Рассмотрены вопросы применения способа ФИ для генерирования программируемых прецизионных интервалов времени - построения генераторов задержки. Для улучшения разрешающей способности генераторов задержки до субвентильных значений предложены технические решения с применением блоков ФИ, в том числе многоступенчатого типа. Выполнено исследование кольцевых генераторов на ПЛИС. Результаты измерений на множестве образцов МКГ обнаружили высокую идентичность устройств на одном кристалле, что, в частности, свидетельствует об идентичности буферов задержки, на которых они построены, и, следовательно, о достаточно высокой линейности цифровых линий задержки (ЦЛЗ) на ПЛИС. Представлена и исследована схема устройства для генерирования джиттера сигналов данных, использующая принцип ФИ.
В четвертой главе рассмотрены ограничения традиционных способов цифрового прецизионного измерения интервалов времени, главное из которых связано с протяженным «мертвым» временем между смежными измерениями однократных интервалов, которое требуется для оценки погрешности квантования времени. На основании выполненного анализа обоснован способ прямой интерполяции тактового периода путем равномерной монотонной задержки тактового импульса с помощью ЦЛЗ. Разработаны на основе ПЛИС и испытаны схемы интерполирующих преобразователей однократных временных интервалов в цифровой код, в которых практически исключено «мертвое» время между смежными преобразованиями.
В заключении перечислены основные результаты работы.
Публикации. По материалам диссертации опубликовано 16 печатных работ, из них две статьи в изданиях, рекомендованных ВАК [34, 36], и два патента на изобретения [48, 49].
Апробация работы. Основные результаты работы докладывались и обсуждались на ІП-VII Всероссийских научно-технических конференциях «Современные методы и средства обработки пространственно-временных сигналов» (Пенза, 2005 — 2009), IV Международной научно-технической конференции «Искусственный интеллект в XXI веке. Решения в условиях неопределенности» (Пенза, 2006), IV Межрегиональной научно-практической конференции студентов и аспирантов «Инновационные технологии в экономике, информатике, медицине и образовании» (Пенза, 2007), Всероссийской выставке научно-технического творчества молодежи НТТМ (Москва, 2007), Международной научно-технической конференции «Проблемы автоматизации и управления в технических системах» (Пенза, 2008, 2009), 63-й Научной сессии Российского НТОРЭС им. А.С.Попова, посвященной дню радио (Москва, 2008), научно-техническом семинаре «Системы синхронизации, формирования и обработки сигналов для связи и вещания» (Ярославль, 2008; Воронеж, 2009).
Генерирование мультифазных последовательностей импульсов
В схемотехнике СБИС часто применяется последовательная цепь буферных каскадов задержки, снабженных управляющим входом. Если цепь передачи сигнала разомкнута, то получается ЦЛЗ (в зарубежной литературе DDL - Digital Delay Line) [54], если же цепь замкнута по сигнальным входам/выходам каскадов с общей инверсной обратной связью, то образуется МКГ, который в зарубежной литературе называют также кольцевым генератором (Ring Oscillator). МКГ импульсов является одним из основных узлов систем с дискретной фазовой интерполяцией, определяя их точность, стабильность и функциональные возможности.
Основная область применения МКГ - генерирование тактовых импульсов в связной аппаратуре, приемниках цифровых данных и микропроцессорах.
МКГ могут применяться в качестве управляемых кодом широтно-импульсных, фазовых и частотных модуляторов [93], датчиков температуры [126], освещенности [106] и среднего быстродействия логических вентилей [81] непосредственно на кристалле БИС. Очень часто синхронизированные опорными сигналами мультифазные генераторы применяются для комбинационного умножения частоты [50, 87], а также в качестве местных генераторов интегральных систем PLL (Phase Lock Loop) для восстановления синхросигналов и декодирования данных [125, 129]. МКГ импульсов является одним из основных узлов систем с дискретной фазовой интерполяцией, определяя их точность, стабильность и функциональные возможности.
МКГ строится на базе последовательной цепи идентичных элементов задержки, образующих одну из двух возможных структур (рисунок 1.22). В разомкнутой структуре (рисунок 1.22а) период колебаний Т0 задается внешним опорным генератором (ОГ) стабильной частоты, а множество выходов с фазами Фо, Ф\, ..., Фы-\ получается путем равномерной дискретной задержки импульса ОГ. Множество N элементов задержки, каждый с временем задержки распространения tD, перекрывают период Та (NtD=T0). В такой структуре сложно обеспечить «сшивание» по фазе всего ансамбля выходов в окрестностях Т0 ввиду технологического разброса и нестабильности времени задержки tD элементов задержки. Очевидно, что iV-ый элемент задержки в цепи является избыточным, так как при регулировании фазы по модулю 2ж Фы =Ф0.
Замкнутая структура (рисунок 1.226) представляет собой автогенератор, в котором импульс циркулирует по кольцу из N12 элементов задержки. Самовозбуждение и поддержание колебаний в схеме возможно при общей инверсной обратной связи. Если элементы задержки симметричны в отношении задержки фронта и спада импульса (tDLH =tDHL =tD), то период колебаний равен Т0 = NtD. Диапазон 0 ... п перекрывается N12 выходами МКГ, для перекрытия полного периода 0 ... 2п необходимо дополнительно инвертировать основные выходы. В практических интегральных устройствах применяются, как правило, дифференциальные парафазные элементы с равными задержками фронта и В интегральных элементах задержки отклонение времени задержки от номинала может достигать двукратного значения из-за технологического разброса, температурного ухода и нестабильности питающего напряжения. Поэтому период колебаний МКГ нуждается в стабилизации. С этой целью элементы задержки снабжаются средствами электронного регулирования [17, 74, 123], а МКГ охватывается обратной связью по задержке (разомкнутая ЦЛЗ) или по фазе (замкнутая ЦЛЗ) через фазовый компаратор и фильтр, трансформируясь соответственно в систему DLL, либо в систему PLL.
Принципы установления устойчивых колебаний в МКГ поясняются рисунком 1.24. Общий фазовый сдвиг по замкнутому контуру из N дифференциальных элементов задержки (рисунок 1.24а) на частоте генерирования должен быть равен 2 п. Как правило, для предотвращения тригтерного эффекта используется фазоинверсия сигнала обратной связи, при этом на элементы генератора приходится общий сдвиг в 180. В случае построения схемы на однофазных элементах задержки требуется нечетное их число, в схеме на парафазных элементах их количество может быть произвольным, например 2". Условие возбуждения и поддержания колебаний в схеме состоит в том, чтобы на заданной частоте при фазовом сдвиге прямой ветви, равном п (рисунок 1.246), коэффициент ее усиления был не менее единицы.
В схеме возможны несколько режимов работы (рисунок 1.24в) [130]. Если замкнуть выходы единственного элемента на его противофазные входы, то колебаний не возникает из-за невыполнения условия возбуждения (случай А на рисунок 1.246). По мере увеличения числа N элементов задержки в генераторе общий фазовый сдвиг возрастает, и возникают близкие к синусоидальным автоколебания с малой амплитудой при коэффициенте усиления, равном единице. Дальнейшее увеличение N приводит к возрастанию времени задержки и коэффициента усиления прямой ветви. Это обусловливает возрастание размаха выходного напряжения, форма которого приближается к сглаженной трапеции (мягкое ограничение). Наконец, при существенном увеличении числа каскадов, каждый из них успевает полностью переключаться, размах сигналов достигает максимума, а их форма становится близкой к меандру.
Анализ процесса воспроизведения сигналов в канале чтения
Управление задержкой можно осуществить также с помощью ЦАП, который устанавливает порог для линейно нарастающего напряжения, по достижении которого компаратор вырабатывает задержанный импульс. Такая архитектура принята, например, в интегральном преобразователе код-время AD9500 фирмы Analog Devices [103]. Данный прибор, рассчитанный на работу с ЭСЛ сигналами, имеет внутренний 8-разрядный цифроаналоговый преобразователь с регистром хранения управляющего слова. При выбранной шкале задержки 2,5 не достигается наименьший инкремент задержки 10 пс.
В технике задержки высокочастотных сигналов для контроля арсенид-галлиевых и ЭСЛ микросхем успешно применяются программируемые ЦЛЗ на коммутируемых линиях передачи фиксированной длины. Так фирмой GigaBaudics выпускается прибор PDDL10, представляющий собой программируемую 7-разрядным двоичным словом цифровую линию задержки, в которой время задержки до 640 пс устанавливается с шагом 5 пс, причем джиттер выходных сигналов не превышает 5 пс [80]. Однако, такие уникальные приборы очень дороги и их применение оправдано в качестве эталонного поверочного средства.
Известны полностью цифровые двухступенчатые генераторы задержки, в которых ступени выполняются на ЦЛЗ с различающимися в 2" раз временами задержки звеньев [52]. Обе ЦЛЗ охвачены петлями обратной связи (рисунок 3.2), образующими системы DLL. Первый контур DLLi подстраивает свою задержку к периоду Т0 опорных импульсов, относительно которых ведется отсчет задержки. При числе звеньев этого контура Т" разрешение первой ступени составляет T0/2m.
Мультиплексоры MUXi и MUX2 в соответствии со значениями т старших разрядов управляющего кода D выбирают пару смежных отводов DLL\ в качестве источников опорных сигналов DLL2 второй ступени, которая интерполирует задержку секции DLLj. Если второй контур DLL2 построен на 2"-каскадной ЦЛЗ, то разрешение устройства улучшается еще в 2" раз. Следовательно, полное разрешение при формировании задержки от опорного входа до выхода мультиплексора МЦХз, который работает под управлением п младших разрядов управляющего кода!), достигает Т0/2т+". Хотя двухступенчатая DLL структура и позволяет уменьшить общее количество элементов задержки при заданной разрешающей способности, сама разрешающая способность ограничена временем задержки секции DLL второй ступени.
На рисунке 3.3 показана другая интерпретация двухступенчатого принципа задержки [48], при которой в качестве второй ступени используется многоступенчатый фазовый интерполятор по типу показанному на рисунке 1.3.
Схема генератора программируемой задержки содержит ОГ, нагруженный на секционированную ЦЛЗ, промежуточные отводы которой подключены к информационным входам первого MXi и второго МХ2 мультиплексоров. Блок фазовой интерполяции (БФИ) своими двумя входами подключен к выходам соответственно первого и второго мультиплексоров, а множеством выходов — к соответствующим информационным входам третьего мультиплексора МХ3. Двоичный код управления задержкой подается на адресные входы мультиплексоров, причем объединенные одноименные адресные входы первого и второго мультиплексоров служат входами старших разрядов кода управления, а адресные входы третьего мультиплексора -входами младших разрядов кода управления. Отводы ЦЛЗ соединены с информационными входами первого и второго мультиплексоров со смещением на один разряд с тем, чтобы, когда первый мультиплексор передает на свой выход сигнал с к-го отвода ЦЛЗ, второй мультиплексор передает на свой выход сигнал со смежного (&+1)-го отвода ЦЛЗ.
Генератор программируемой задержки ЦЛЗ в предпочтительном варианте осуществления представляет собой систему автоподстройки задержки, которая включает последовательную цепь управляемых электронных ЭЗ. Объединенные управляющие входы ЭЗ соединены с выходом блока фазового сравнения (БФС), у которого входы присоединены соответственно с входом и выходом ЦЛЗ. Структура БФС подробно не описывается ввиду общеизвестности, отметим лишь, что она включает фильтр, преобразующий результат фазового сравнения в управляющее напряжение.
Элементы ФИ, из которых построен БФИ (глава 1), путем смешения двух своих входных сигналов образует третий сигнал, фронты которого располагаются точно между фронтами входных сигналов. Для компенсации задержки при формировании выходного сигнала оба входных сигнала перед передачей в следующий каскад также задерживаются дополнительными элементами задержки. Каскадирование элементов интерполяции позволяет последовательно уменьшать шаг времени вдвое с каждым новым каскадом. То есть сокращать субкванты времени, из которых складывается время задержки. Таким способом несложно получить субквант времени, много меньше времени задержки одного логического вентиля. Благодаря уменьшению шага квантования времени повышается точность времени задержки.
Принцип действия устройства состоит в двухэтапном разделении периода опорных импульсов Т0 на кванты времени в секционированной ЦЛЗ. На первом этапе с помощью первого и второго мультиплексоров выбирается пара смежных отводов ЦЛЗ, последующее разделение полученного кванта времени на субкванты выполняется БФИ. Выбор одного из выходов БФИ в качестве выходного сигнала устройства осуществляется с помощью третьего мультиплексора.
Исследование кольцевых генераторов на ПЛИС
Управление задержкой можно осуществить также с помощью ЦАП, который устанавливает порог для линейно нарастающего напряжения, по достижении которого компаратор вырабатывает задержанный импульс. Такая архитектура принята, например, в интегральном преобразователе код-время AD9500 фирмы Analog Devices [103]. Данный прибор, рассчитанный на работу с ЭСЛ сигналами, имеет внутренний 8-разрядный цифроаналоговый преобразователь с регистром хранения управляющего слова. При выбранной шкале задержки 2,5 не достигается наименьший инкремент задержки 10 пс.
В технике задержки высокочастотных сигналов для контроля арсенид-галлиевых и ЭСЛ микросхем успешно применяются программируемые ЦЛЗ на коммутируемых линиях передачи фиксированной длины. Так фирмой GigaBaudics выпускается прибор PDDL10, представляющий собой программируемую 7-разрядным двоичным словом цифровую линию задержки, в которой время задержки до 640 пс устанавливается с шагом 5 пс, причем джиттер выходных сигналов не превышает 5 пс [80]. Однако, такие уникальные приборы очень дороги и их применение оправдано в качестве эталонного поверочного средства.
Известны полностью цифровые двухступенчатые генераторы задержки, в которых ступени выполняются на ЦЛЗ с различающимися в 2" раз временами задержки звеньев [52]. Обе ЦЛЗ охвачены петлями обратной связи (рисунок 3.2), образующими системы DLL. Первый контур DLLi подстраивает свою задержку к периоду Т0 опорных импульсов, относительно которых ведется отсчет задержки. При числе звеньев этого контура Т" разрешение первой ступени составляет T0/2m.
Мультиплексоры MUXi и MUX2 в соответствии со значениями т старших разрядов управляющего кода D выбирают пару смежных отводов DLL\ в качестве источников опорных сигналов DLL2 второй ступени, которая интерполирует задержку секции DLLj. Если второй контур DLL2 построен на 2"-каскадной ЦЛЗ, то разрешение устройства улучшается еще в 2" раз. Следовательно, полное разрешение при формировании задержки от опорного входа до выхода мультиплексора МЦХз, который работает под управлением п младших разрядов управляющего кода!), достигает Т0/2т+". Хотя двухступенчатая DLL структура и позволяет уменьшить общее количество элементов задержки при заданной разрешающей способности, сама разрешающая способность ограничена временем задержки секции DLL второй ступени.
На рисунке 3.3 показана другая интерпретация двухступенчатого принципа задержки [48], при которой в качестве второй ступени используется многоступенчатый фазовый интерполятор по типу показанному на рисунке 1.3.
Схема генератора программируемой задержки содержит ОГ, нагруженный на секционированную ЦЛЗ, промежуточные отводы которой подключены к информационным входам первого MXi и второго МХ2 мультиплексоров. Блок фазовой интерполяции (БФИ) своими двумя входами подключен к выходам соответственно первого и второго мультиплексоров, а множеством выходов — к соответствующим информационным входам третьего мультиплексора МХ3. Двоичный код управления задержкой подается на адресные входы мультиплексоров, причем объединенные одноименные адресные входы первого и второго мультиплексоров служат входами старших разрядов кода управления, а адресные входы третьего мультиплексора -входами младших разрядов кода управления. Отводы ЦЛЗ соединены с информационными входами первого и второго мультиплексоров со смещением на один разряд с тем, чтобы, когда первый мультиплексор передает на свой выход сигнал с к-го отвода ЦЛЗ, второй мультиплексор передает на свой выход сигнал со смежного (&+1)-го отвода ЦЛЗ.
Генератор программируемой задержки ЦЛЗ в предпочтительном варианте осуществления представляет собой систему автоподстройки задержки, которая включает последовательную цепь управляемых электронных ЭЗ. Объединенные управляющие входы ЭЗ соединены с выходом блока фазового сравнения (БФС), у которого входы присоединены соответственно с входом и выходом ЦЛЗ. Структура БФС подробно не описывается ввиду общеизвестности, отметим лишь, что она включает фильтр, преобразующий результат фазового сравнения в управляющее напряжение.
Элементы ФИ, из которых построен БФИ (глава 1), путем смешения двух своих входных сигналов образует третий сигнал, фронты которого располагаются точно между фронтами входных сигналов. Для компенсации задержки при формировании выходного сигнала оба входных сигнала перед передачей в следующий каскад также задерживаются дополнительными элементами задержки. Каскадирование элементов интерполяции позволяет последовательно уменьшать шаг времени вдвое с каждым новым каскадом. То есть сокращать субкванты времени, из которых складывается время задержки. Таким способом несложно получить субквант времени, много меньше времени задержки одного логического вентиля. Благодаря уменьшению шага квантования времени повышается точность времени задержки.
Принцип действия устройства состоит в двухэтапном разделении периода опорных импульсов Т0 на кванты времени в секционированной ЦЛЗ. На первом этапе с помощью первого и второго мультиплексоров выбирается пара смежных отводов ЦЛЗ, последующее разделение полученного кванта времени на субкванты выполняется БФИ. Выбор одного из выходов БФИ в качестве выходного сигнала устройства осуществляется с помощью третьего мультиплексора.
Разработка интерполирующих преобразователей время-код
Как отмечалось ранее, передача и обработка сигналов в канале чтения устройств хранения данных сопровождается влиянием шумовых факторов, которое приводит к случайному отклонению сигналов от их номинальных позиций во времени - фазовому дрожанию (джиттеру). Знание механизмов воздействия джиттера на работу устройств позволяет составить реалистическую оценку фазового запаса и уточнить требования к. параметрам устройств. Для экспериментальной оценки устойчивости и шумовых свойств устройств хранения данных необходимы имитаторы информационных сигналов с нормированным джиттером.
Джиттер в зависимости от его происхождения принято разделять на регулярный и случайный. Генерирование регулярного джиттера, как правило, не представляет проблемы и может осуществляться, например, с помощью фазового модулятора, периодически изменяющего фазу тактового генератора по заданному закону [117]. Более сложной является задача генерирования случайного джиттера [34].
Ввиду большого количества причин, от которых зависит случайный джиттер, на основании центральной предельной теоремы обычно принимается гауссова модель джиттера с равномерным энергетическим спектром в рабочей полосе частот. Для генерирования сигналов со случайным отклонением фазы от номинальной позиции применяются аналоговые и цифровые методы. Аналоговые генераторы джиттера используют различные шумящие приборы в качестве первичных источников напряжения шума, который далее линейно преобразуется во временной сдвиг [7, 64], например, путем сравнения шумового напряжения с периодическим пилообразным напряжением [42]. Еще один распространенный способ - введение в контур фазовой синхронизации генератора шумового сигнала посредством узла суммирования [51]. Общим недостатком аналоговых устройств является необходимость регулировок, а также низкая стабильность и помехоустойчивость [20, 61].
К случайным сигналам с непрерывным и равномерным спектром шума весьма близки по статистическим свойствам так называемые псевдослучайные сигналы, которые генерируются цифровыми способами. Хотя псевдослучайные сигналы являются, по существу, регулярными, период их повторения можно сделать настолько большим, что закономерность значений генерируемого параметра не успеет проявиться за время наблюдения.
Для построения генераторов псевдослучайных чисел (ГПСЧ) используются кольцевые сдвигающие регистры с обратной связью через элемент арифметического сложения по модулю 2. Известно, что сумма содержимого смежных разрядов регистра в ГПСЧ обладает биномиальным, а при большом количестве суммируемых разрядов — близким к гауссову распределением [19]. Это и оправдывает широкое применение ГПСЧ в качестве первичного источника шума с заданными свойствами.
Возможны различные варианты преобразования случайного цифрового кода в фазовое дрожание импульсов тактового генератора. Так в схеме генератора пульсаций для испытаний битового синхронизатора [65] суммирование содержимого разрядов ГПСЧ выполняется аналоговым способом, а полученная в виде напряжения сумма воздействует на частоту управляемого генератора.
Более точное генерирование джиттера с преобразованием псевдошумового цифрового кода непосредственно в фазу выходного импульса обеспечивают устройства с дискретной интерполяцией опорного периода [70]. Для интерполяции могут применяться либо ЦЛЗ, либо МКГ.
Рассматриваемая ниже схема генератора джиттера с ГПСЧ не нуждается в операциях суммирования и мультиплексирования благодаря специальному исполнению элементов задержки в цифровой линии задержки [43]. Генератор (рисунок 3.12) включает последовательную цепь элементов задержки, имеющих входы управления Q{. При логической «1» на входе управления входной сигнал по замыкаемому ключу беспрепятственно проходит на выход элемента с минимальной задержкой. Если же на входе управления появляется логический «О», то шунтирующий ключ в элементе задержки оказывается разомкнутым, что приводит к увеличению времени задержки до установленного значения.Выходной импульс генератора отстает относительно входного опорного импульса на время задержки цепи элементов задержки, длина которой зависит от цифровой комбинации на выходах ГПСЧ. Поскольку сумма содержимого смежных разрядов ГПСЧ распределена по нормальному закону, то нормальному закону подчинена и задержка выходного импульса относительно опорного импульса.
Показанная на рисунке 3.16 схема генератора импульсов с фазовым дрожанием, включающая 7-секционную цифровую линию задержки, реализована на кристалле EP2S15F484C3 фирмы Altera. Проверка функционирования схемы была проверена путем моделирования в системе автоматизированного проектирования (САПР) Quartus II. Каждый элемент задержки, собранный из восьми последовательно соединенных буферов LCELL [62], задерживает сигнал на время 2,905 не.
Полученные в результате проверки функционирования временные диаграммы импульсов (рисунок 3.17) иллюстрируют процесс случайных отклонений задержки выходного импульса (OUT) относительно входного опорного импульса (CLK).
По результатам измерения значений задержки t фронта выходного импульса относительно фронта входного импульса в пределах полного цикла ГПСЧ построена гистограмма распределения времени задержки (рисунок 3.18). Из гистограммы видно, что генерируемый джиттер импульсов обладает близким к нормальному распределением. Некоторая асимметрия графика относительного математического ожидания (t = 22,689 не) объясняется тем, в ГПСЧ исключена комбинация «1111111», которой соответствует минимальная задержка.
