Введение к работе
Актуальность темы.
Одним из ключевых этапов проектирования является временной анализ схемы с учетом топологической реализации Главная его задача - определить будет ли СБИС работать на заданной тактовой частоте, после ее производства Если производительность СБИС не удовлетворяет временным ограничениям, то разработчик должен провести дополнительные работы по изменению структуры СБИС Дизайнеры продолжают этот процесс до тех пор, пока СБИС не будет удовлетворять заданным временным параметрам Каждая итерация требует время и, как следствие, деньги на разработку Поэтому, чем точнее результат дает инструментарий для статического временного анализа, тем меньше итераций требуется разработчику для завершения проекта
С переходом технологического процесса на глубоко субмикронные размеры, эффекты, влияние которых ранее не учитывалось, начинают вносить дополнительные задержки в общую задержку проводящих путей Одним из таких электрических эффектов является перекрестная помеха, вызываемая одновременным переключением соседних узлов Эффект перекрестных помех имеет значительное влияние на временные характеристики цифровых схем Влияние перекрестных помех все больше увеличивается с уменьшением размеров транзистора и увеличением тактовой частоты Увеличение (или уменьшение) задержки пути под влиянием электрических эффектов называется помехой задержки Так, например, для схем построенных на технологии 0 25 микрон помеха задержки может составить до 20% и более процентов от общей задержки проводящего пути Следовательно, даже небольшая переоценка влияния помехи на задержку может привести к нарушению временных ограничений для схемы
Некоторые современные САПР от крупных вендоров (Synopsys, Cadence) уже принимают во внимание перекрестные помехи во временном анализе Однако они не содержат эффективных средств для решения ряда проблем, связанных с более точным учетом помех и сокращением пессимизма в расчете помехи задержки Новые проблемы проектирования требуют учета информации о логике работы схемы и временных окнах для более точного расчета задержки критических путей Это приводит к необходимости разработки новых алгоритмов и методов для решения этой задачи
Цель работы Целью диссертационной работы является исследование и разработка высокопроизводительного и эффективного комплекса вычислительных алгоритмов и методов для анализа помех, влияющих на быстродействие КМОП схем, на основе создания и исследования математической модели для них
Для достижения поставленной цели в диссертационной работе решаются следующие задачи
исследование текущего состояния проблемы анализа помехоустойчивости цифровых СБИС и оценка максимально возможного сокращения пессимизма в анализе помехи задержки на комбинационных участках схем,
исследование существующих и разработка новых методов статического временного анализа, с учетом влияния помехи задержки, и возможностью уточнения его результатов на основе данных о логике работы схемы,
разработка метода анализа влияния помех на задержку проводящего пути в цифровых КМОП схемах с помощью графа парных ограничений,
разработка метода анализа влияния помехи задержки на быстродействие КМОП схем с помощью метода ветвей и границ,
проверка предложенных методов с помощью численных экспериментов
Научная новизна диссертационной работы состоит в следующем
Разработан оригинальный метод для определения возможного сокращения пессимизма в оценке помехи задержки, основанный на попарном переборе входных воздействий и анализе реакции схемы на каждый из них Этот метод позволяет оценить предел эффективности алгоритмов анализа помехи задержки
Разработан и исследован алгоритм выявления ложных проводящих путей в КМОП схемах на основе логических импликаций В отличие от стандартного метода поиска К критических путей с обходом графа решений в глубину, с помощью предложенного алгоритма можно значительно уточнить результат статического временного анализа, то есть увеличить быстродействие, рассчитанное для схемы Алгоритм обладает высокой скоростью выполнения и легко интегрируется в существующие приложения для статического временного анализа
Предложен новый метод для одновременного учета всех кластеров помехи, относящихся к проводящему пути, в анализе помехи задержки. В отличие от методов анализа функциональных помех, в котором одновременно анализируется только один кластер помехи, разработанный метод эффективно решает задачи гораздо большей размерности Метод может одновременно исследовать все кластеры пути Алгоритм основан на использовании простых логических импликаций для схемы, собранных специальным образом в графе парных ограничений, и последующем решении проблемы нахождения независимого множества максимального веса на нем
Для решения задачи поиска множества агрессоров, индуцирующих максимальную помеху на заданном проводящем пути, и при этом не нарушающих логические и временные ограничения, предложен оригинальный алгоритм на основе метода ветвей и границ Метод позволяет использовать логические ограничения любой размерности
Методика проведения исследования разработанных методов и алгоритмов включает использование аппарата теории графов, дискретной математики, оптимизации, временного анализа КМОП схем и теории языков программирования
Реализация.
Разработанные алгоритмы доведены до программной реализации Проведен цикл исследований с помощью численных экспериментов На основе полученных результатов разработан комплекс программ "Delay Noise" для анализа функциональных помех и помехоустойчивости цифровых схем Также разработан дополнительный модуль "Advanced Timing" с целью учета логических импликаций в статическом временном анализе Разработанные программы были внедрены в ОАО Ангстрем-М, ФГУП НИИМА «Прогресс» и включены в учебный процесс МГИЭТ (ТУ) Эффективность разработанных алгоритмов и методов подтверждена опытом эксплуатации на предприятиях электронной промышленности
Практическая значимость
Результаты работы могут найти применение при проектировании широкого класса микросхем на этапе оценки быстродействия схемы после экстракции из топологии Предложенные алгоритмы могут быть использованы в комбинации с другими средствами САПР ИС для улучшения характеристик качества. Разработанное программное обеспечение позволяет провести более точный анализ влияния эффектов, вызванных межсоединениями, на быстродействие цифровых КМОП схем
Апробация работы.
Результаты диссертации докладывались и обсуждались на 12-й Всероссийской межвузовской научно-технической конференции студентов и аспирантов «Микроэлектроника и информатика - 2005», 7-й Всероссийской научно-технической конференции молодых ученых и студентов «Современные проблемы радиоэлектроники», Всероссийской научно-технической конференции «Проблемы разработки перспективных микроэлектронных систем - 2005», международной конференции по компьютерному проектированию интегральных схем "ICCAD" (США, 2004), Всероссийской научно-технической конференции «Проблемы разработки перспективных микроэлектронных систем - 2006»
Публикации
По теме диссертации автором опубликовано 8 работ
Структура и объем работы.
Диссертационная работа состоит из введения, шести глав, заключения и списка используемой литературы Основной текст занимает 128 страниц машинописного текста
