Содержание к диссертации
Введение
Глава 1. Выбор архитектуры вычислительных средств с предельными характеристиками для задач ЦОС 10
1.1. Современные суперЭВМ и процессоры ЦОС 10
1.2. Вопросы системной интеграции 25
1.3. Архитектура центрального процессора универсальной суперЭВМ с синхронным управлением многопроцессорным ЛЛУ 28
1.4. Алгоритмы первичной обработки сигналов и методы их решения 37
Выводы 42
Глава 2. Проектирование малогабаритных высокопроизводительных систем ЦОС 44
2.1 Выбор архитектуры и состава специализированного цифрового устройства селекции движущихся целей 44
2.2, Проектирование высокопроизводительных специализированных цифровых устройств селекции движущихся целей 53
2.3- Организация вычислительного процесса пространствен пой обработки сигнала ГАК 56
2.4. Постановка и решение вопросов параллельного программирования и предварительной отладки программ 63
Выводы 67
Глава 3. Техническая реализация модулей высокопроизводительной системы обработки сигналов 68
3.1. Высокопроизводительная система первичной обработки для гидроакустических комплексов по технологии DSP 68
3.2. Разработка модуля быстрого преобразования Фурье для систем с высокой производительностью 76
3.3. Проектирование типового высокопроизводительного матричного устройства 85
3.4. Особенности команд устройства управления параллельной архитектуры суперЭВМ МІ0 88
3.5 Оценка производительности специализированных вычислительных устройств (СДЦ) и вычислительной системы ГАК 96
Выводы 103
Глава 4. Сопряжение вычислительных средств первичной обработки сигналов с приемной аппаратурой изделий 104
4.1, Системы ввода-вывода для параллельных вычислительных комплексов 104
4.2, Выбор архитектуры системы ввода-вывода и распределение функций между ее составными частями 106
4.3. Обоснование выбора объема ОЗУ для буферизации информации абонентов и влияние организации связи внешних абонентских устройств с САБС на быстродействие ЦП 111
Выводы 118
Заключение 119
Список используемой литературы 120
- Архитектура центрального процессора универсальной суперЭВМ с синхронным управлением многопроцессорным ЛЛУ
- Проектирование высокопроизводительных специализированных цифровых устройств селекции движущихся целей
- Разработка модуля быстрого преобразования Фурье для систем с высокой производительностью
- Выбор архитектуры системы ввода-вывода и распределение функций между ее составными частями
Введение к работе
Проектирование процессоров и вычислительных систем обработки сигнальной информации уже многие годы является актуальной задачей. Традиционное применение радиолокации связано с решением задач для наблюдения и сопровождения движущихся объектов находящихся в воздухе, на морс, на суше и в космосе с платформ расположенных также в воздухе, на море, на суше и в космосе.
Многие радиолокационные методы и устройства, разработанные первоначально для военных нужд, нашли свое применение в мирных областях техники как, например, наземная и спутниковая связь в СВЧ-диапазоне, иа-нигационные системы, системы радиоэлектронного подавления, радиоастрономия, СВЧ-спектроскопия, медицина, метеорология. Вычислительные средства реального времени в радиолокационных комплексах 70-х годов определили развитие вычислительных систем сверхвысокой производительности.
В это время разработаны и внедрены вычислительные системы, находившиеся на уровне мировых проектов того времени.
Широко известные суперЭВМ отечественных разработок:
- серия "Эльбрус-1", "Эльбрус-!" - разработка ИТМ и ВТ им. С.А. Лебедева;
- серия ЕС1060, ЕС1062 - разработка НИЦЭВТ;
- серия МІ0, М13 -разработка НИИ ВК им. М.А. Карцева. Эти разработки опирались на отечественную элементную базу. Особое место в этом ряду занимает машины М10, М13, спроектированные для решения задач с естественным параллелизмом данных.
Требование максимальной производительности на элементной базе того времени заставило искать новые технические решения в организации вычислительного процесса и привело к созданию параллельных вычислительных машин, определивших направление вычислительной техники.
Разработка цифровых методов селекции движущихся целей (СДЦ) привело к революции в методах обработки радиолокационных сигналов. Цифровая обработка открыла возможность практического воплощения результатов теории радиолокации, которая ранее, когда доступны были одни лишь аналоговые методы, имела ограниченное применение.
Развитие радиолокации и переход на цифровую обработку задачи селекции движущихся объектов резко повысило требования к производительности систем цифровой обработки сигналов (ЦОС). Возросли требования к системам ЦОС также в связи с расширением условий их эксплуатации па-пример, в системах морского применения, аэростатного базирования и др.
Проектирование систем ЦОС сталкивается с возросшим информационным потоком от различного типа абонентов реального времени. Переход к многомерной обработке сигналов существенно усложняет задачу.
Многомерная обработка сигнала требует организации и слежения за дополнительными информационными потоками, которые условно разбиваются на кадры и выборки Организация приема информации, относящейся к одному кадру, определяется количеством каналов в системе. Обработка включает два этапа - первичную обработку и пространственную o6pa6oj:uy. При ограниченном количестве каналовийформация кадрй жбиваетсяна отдельные фрагменты. При приеме каждого фрагмента необходимо выполнить большой объем специализированных операций с высоким быстродействием (формирование аналитического сигнала, создание дальпомерпых каналов, динамическая реконструкция сигналов и периодов следования для борьбы со «слепыми скоростями», интерполяция данных, формирование фазового фронта).
Для решения задач первичной обработки сигналов в режиме многомерной обработки требуется организация высокоскоростного приема и далее высокопроизводительной обработки информации.
Прием кадров, его фрагментов, разбиение выборки на кадры, кадров на фрагменты выполняются путем мультиплексирования информационного входного потока данных, определяемого конкретной задачей.
Актуальность задачи определяется возрастающей потребностью в высокопроизводительных системах ЦОС для различных областей применения:
- радиолокации;
- гидроакустических систем;
- мобильных систем телекоммуникаций и других высокотехнологичных направлений науки и техники.
Достижения в области микроэлектроники определили два направления проектирования систем ЦОС:
- конструирование специального оборудования СБИС для задач ЦОС на основе средств проектирования ПЛИС ( программируемых логических интегральных схем) с использованием различных систем автоматизированного проектирования;
- проектирование высокопроизводительных систем на базе процессоров DSP с кластерной шиной обмена или организацией многопроцессорной архитектуры с многоканальными шинами обмена между процессорами DSP и памятью.
Выбор архитектуры вычислительных средств для задач ЦОС прежде всего диктуется динамическими параметрами сигналов. Современные микропроцессорные технологии допускают широкий выбор методов и средств их решения. Реализация ЦОС на универсальных процессорах в основном предпочтительна для эмуляции ЦОС и при работе не в реальном масштабе времени. Стандартные процессоры как правило имеют аппаратный умножитель многоразрядных операндов. В то же время точность представления данных ЦОС ограничивается 8-16-тыо разрядами и избыточность ресурсов процессора в плане высокоскоростного выполнения арифметических многоразрядных операций оказывается невостребованной.
Появление особой разновидности микропроцессоров - цифровых сигнальных процессоров (05Р)-является качественным скачком, который способствовал дальнейшему развитию и совершенствованию методов цифровой обработки. В DSP на одном кристалле удалось совместить собственно высокопроизводительную цифровую обработку на основе аппаратно реализованного умножителя-накопителя с возможностью обеспечения разнообразных интерфейсов и, самое главное, реализовать гибкое изменение алгоритмов с учетом меняющихся требований за счет их программируемое™ при сравнительно небольшой цене микросхем DSP.
Для моделирования и построения ЦОС более предпочтительными оказываются специализированные процессоры цифровой обработки сигналов.
Путем наращивания числа процессоров в системе можно реализовать достаточно сложную и быстродействующую систему цифровой обработки. Возможности программируемых логических интегральных схем ПЛИС для построения ЦОС практически не ограничены. ПЛИС на одном кристалле позволяют построить достаточно большое число умножителей, работающих одновременно на достаточно высокой частоте (до 200 МГц)- Большое количество внешних выводов ПЛИС, развитая структура быстродействующих межсоединений, повышенная скорость обмена между кристаллами, в совокупности, позволяют построить на основе ПЛИС законченный достаточно регулярный фрагмент ЦОС, а затем, осуществляя каскадирование ПЛИС простым соединением указанных для аппаратного каскадирования выводов, создавать ЦОС произвольной конфигурации и сложности.
Цель исследовании диссертационной работы заключается в разработке вычислительных процессов многомерной пространственной обработки сигналов и построении на его основе высокопроизводительных вычислительных систем.
Исследования проводились по следующим направлениям.
1. Анализ архитектур высокопроизводительных вычислительных средств реального времени для решения задач ЦОС на основе:
- универсальных суперЭВМ;
- специализированных процессоров DSP;
специализированных заказных средств проектирования на базе программируемой логики ПЛИС 2. Исследование методов эффективного распараллеливания многопроцессорных систем для обслуживания специализированных абонентов реального времени с учетом накопленного опыта отечественных разработок.
3. Исследование методов многомерной цифровой обработки сигналов специализированных цифровых устройств СДЦ для ЛЧМ-спгнала РЛС кругового обзора, работающих в условиях сильных отражений от различных неподвижных предметов на основе алгоритма первичной обработки для ЛЧМ-сигнала. Определение состава и производительности узкоспециализированных процессоров.
4. Исследование информационных потоков многомерной обработки гидроакустических сигналов для выработки методов их цифровой реализации с учетом специфики потоков команд, потоков данных и адресных меха НИ ІМОВ, что определило организацию высокопараллельного вычислительного процесса для ГАК, имеющего до 5000 источников информации.
На основе алгоритмов первичной обработки проведено определение плотности информационных потоков, их маршрутизация, оценены быстродействия методов их обработки, динамического редактирования, простраис-венно-временной-частотной фильтрации.
В работе отражены вопросы проектирования, связанные с организацией системы ввода/вывода для абонентов реального времени,
В системе первичной обработки сигналов возникает задача наращивания объектов ОЗУ» как в процессоре ввода/вывода, так и в процессоре обработки. Используются оценки переполнения ОЗУ в предположении, что ОЗУ доступны всем абонентам, когда возникает вероятность переполнения.
Приводятся методы, определяющие зависимость быстродействия центрального процессора от интенсивности запросов абонентов.
Научная новизна работы заключается в разработке методик проектирования малогабаритных вычислительных систем ЦОС производительностью 20 109 оп/с, для реализации задач пространственно-временной обработки сигналов.
Оценены основные информационные потоки источников сигналов и временные критерии их первичной обработки.
Выделены типовые вычислительные процессы цифровой реализации задач временной и пространственной фильтрации сигналов и определены требуемые производительности вычислительных средств для их решения.
Определены методы распараллеливания основных алгоритмов (многопроцессорности конвееризация, фрагментированне).
Предложена специализированная многопроцессорная синхронная архитектура вычислительной системы, классифицированная с учетом потоков команд, потоков данных и адресных механизмов считывания данных.
Разработана технология реализации вычислительных систем ЦОС.
Работа проведена для двух вычислительных систем первичной обработки малогабаритной РЛС кругового обзора и гидроакустического комплекса.
Для РЛС кругового обзора разработана функциональная схема специализированного устройства селекции движущих целей (СДЦ) и определен со-став его базовых модулей. Разработан метод быстрой цифровой реализации квазисогласованной фильтрации ЛЧМ комплексных сигналов для каждого периода повторения РЛС.
Создана процедура азимутальных фрагментов из 10 элементарных азимутальных направлений при круговом обзоре пространства» Введение процедуры азимутальных фрагментов уменьшает общее количество азимутальных направлений, подлежащих обработке, и сохраняет возможность точного измерения азимута.
Для устройства селекции движущихся целей на основе алгоритма подавления помех и выделения движущихся целей разработан быстрый цифро вой метод его «реализации путем комбинации КИХ - фильтра 3-го порядка и процессора ДГІФ, обеспечивающего фильтрацию доплеровских частот.
Для обнаружения движущихся целей разработай метод цифровой реализации на основе многоканального обнаружителя, выполняющего для каждого азимутального фрагмента и строба дальности в каждом доплеровском канале независимое обнаружение сигнала.
Для формирования порога обнаружения сигналов в устройстве селекции движущихся целей на основе алгоритма формирования усредненного значения помех в каждом элементе дальности для азимутальных фрагментов создан метод цифровой реализации с помощью цифрового фильтра нижних частот и рекурсивного цифрового фильтра.
Разработана вычислительная система первичной обработки для гидроакустического комплекса, приемная антенна которого содержит 5000 гидрофонов-приемников информации. Предложена и технически реализована архитектура универсальной рсконфигурируемой системы цифровой обработки многомерных сигналов на основе потоковой многоканальной конвейерной обработки информации и разработаны методы цифровой реализации алгоритма многомерной обработки сигналов для абонентов ГАК.
Разработаны технические решения проектиронания процессоров цифровой обработки сигналов на основе современных программируемых логических ПЛИС фирм Altera,
Результаты работы выносимые на защиту:
Вычислительная система селекции движущихся целей (СДЦ), состаи ее базовых модулей и обеспечение требуемой производительности узкоспециализированных процессоров;
- процессора цифровой обработки сигналов (ПЦОС) с быстродействием 2,6 I О9 оп/с;
- процессора обработки пачечных сигналов (ПОПС) с быстродействием 20-1 & оп/с;
- процессора обнаружения движущихся целей (ПОДЦ) с быстродействием 45" 10 оп/с;
- процессора формирования кода порога (ПФКП);
- процедура фрагмептирования азимутальных направлений СДЦ. Способ организации вычислительного процесса многопроцессорной высокопроизводительной синхронной системы ооработіси гидроакустических сигналов ГАК, с учетом специфики потоков команд, потоков данных и адресных механизмов считывания данных для многомерной обработки сигналов, обеспечивающих высокопроизводительную обработку многоканальных потоков сигнальной информации.
Классификация и сравнительный анализ основных направлений аппаратной реализации высокопроизводительных устройств цифровой обработки сигналов.
Техническая реализация построения процессоров цифровой обработки сигналов на основе ПЛИС.
Основные результаты работы.
Основным результатом диссертационной работы является построение вычислительных процессов цифровой реализации алгоритмов первичной обработки сигналов и проектирование на основе этих решений высокопроизводительных вычислительных систем различного применения.
Предложена и реализована система цифровой обработки селекции движущихся целей для РЛС кругового обзора, состоящая из нескольких узкоспециализированных процессорных модулей.
Для ГАК, имеющего до 5000 источников информации, предложена и аппаратно реализована организация вычислительного процесса, в которой помимо распараллеливания на 48 каналов, включены средства адресации информационных и управляющих потоков. Такой процессор первичной обработки имеет производительность до 20" 10 оп/с для формирования пространственных характеристик сигналов и выполняет временную фильтрацию на основе алгоритма БПФ с производительностью 5 10 оп/с.
Реализована параллельная синхронная многопроцессорная вычислительная архитектура для проектирования малогабаритных систем ЦОС производительностью 20" 109 оп/с.
При проектировании современных гидроакустических комплексов и цифровых устройств селекции движущихся целей использованы как ПЛИС технологии, так и процессоры DSP разработки фирм ТІ и AD.
Для выполнения этих задач были проведены исследования и получены следующие результаты:
- проанализированы архитектурные особенности синхронной много-процессорной вычислительной системы, ориентированной на естественный параллелизм данных;
- предложена и реализована функциональная схема устройства селекции движущихся целей для РЛС кругового обзора;
- предложен и реализован сверхиараллельный способ организации вычислительного процесса для систем ГАК.
Результаты работы используются при проектировании современных высокопроизводительных систем ЦОС различного назначения в разработках ОАО НИИВК им. М.А. Карцева.
По теме диссертации опубликовано 12 печатных работ.
Практическая ценность результатов.
Разработанные при участии автора узлы устройства управления в составе суперЭВМ нашли применение в изделиях N110, 13М6-02 и созданных па их основе комплексах (63И6, 68И6 и ДрО Разработки специализированных процессоров проведены по темам:
- ОКР "Магнолия-ЦБК" - разработки и создания специализированных вычислительных процессоров СДЦ;
- в изделии JI-0I для стендового н опытного образца ЦВК обработки-гидроакустической информации;
- ОКР "МАТЭКС" при создании специальных СБИС и модулей обработки сигналов;
- ОКР "Образ" при создании специализированного вычислительного комплекса для обработки информации ультразвукового диагностического аппарата.
Внедрение результатов работы отражено в актах.
Архитектура центрального процессора универсальной суперЭВМ с синхронным управлением многопроцессорным ЛЛУ
Главной целью создания вычислительной системы является достижение реального пользовательского быстродействия Sp при реиіении конкретной задачи пользователя и при приемлемых значениях эффективности системы Еп. Будем называть эффективностью вычислительной системы Е„ по отношению к решаемым задачам (отношение реального быстродействия к номинальному). Sn - номинальное быстродействие, указанное в рекламе; Sr - реальное быстродействие системы при решении пользователем определенной задачи. Основным фактором, определягощим эффективность Еп многопроцессорных систем, является соотношение paitra задачи г и количества процессоров п. В общем случае г не равно и не кратно п. Рангом задачи г будем называть количество точек функции f, требующих обработки по одному алгоритму. Еп приближенно может быть оценена отношением п где ]—[ - ближайшее справа целое для числа —; п п г- количество повторений каждой операции в программе решения задачи ранга г, которое потребовалось бы, если бы эта программа исполнялась обычной однопроцессорной машиной; » количество повторений в п-процессорной системе, если бы поль п зоватсльскос быстродействие п-процессорпой системы было действительно в п-раз выше, т,е. Еп=1, если бы пользовательская эффективность была бы равна единице. ] —[ - это реальное количество повторений каждой операции в п п-процессорной системе, причём: ]—[ -n-r - есть количество процессоров, простаивающих в последнем п цикле исполнения операции. Если на разных этапах решения задачи её ранг не остаётся постоянным и принимает значение из множества {г;}, то ?\ - вероятность того, что ранг задачи есть гЕ. Полученными зависимостями пользуются для выбора оптимального числа процессоров п в "связке", работающей по одной команде, например, в Гарвардской архитектуре п-2, для Ml 0 11=4,8,16, в зависимости от формата данных. Полное выражение для пользовательской эффективности должно учитывать другие факторы, такие как: Кр— коэффициент, учитывающий наличие расхождений в программе; К - коэффициент, учитывающий возможности аппаратуры последовательно-параллельной обработки, в том числе организации памяти; К0— коэффициент, учитывающий влияние на эффективность системы наличия общих арифметико-логических цепей и локальных связей между процессорами, если таковые имеются. Изучению полученной результирующей эффективности для отечественных систем посвящена целая серия работ [10] Организация параллельных вычислений, прежде всего, определяется архитектурой устройства управления, его системой команд и формированием потоков данных. Именно архитектура УУ определяет эксплуатационные параметры всего вычислительного комплекса [8,9,10]. В серии машин М заложена универсальная система команд и имеется 64 разрядный формат операндов с плавающей точкой. В архитектуре М реализуется команда переменного формата максимальной длины в 14x32 разрядов с конвейером на 8 тактов для линейного участка программы, при этом любая команда выполняется за один такт, за счет параллельных аппаратных цепей, без ожидания и простоя. В данной работе ставится цель исследования и проектирования систем, требующих обработки массивов в реальном времени. Для этого выбрана архитектура с единым управляющим процессором для множества арифметико-логических устройств с переменным форматом данных, которая определяется как архитектура «с общим управлением», или в современной классификации SMP. Принцип построения многопроцессорной системы с общим управлением, ориентированной на использование естественного параллелизма данных или, в частности, параллелизма множества объектов, имеет основное отличие от других систем в том, что общее устройство управления раздаст всем п арифметико-логическим устройствам, объединенным в линейки, одинаковые команды, т.е. код одной операции. Все процессоры одновременно выполняют одну и ту же операцию, каждый над своими данными. Эти данные выбираются либо каждым І-процессором из своей отдельной памяти ГЬ, либо массив данных выбирается по одному адресу, передаваемому устройством управления, из общей памяти, которая должна иметь достаточно широкий формат обращения, а далее каждый элемент массива передается соответствующему процессору. Организация памяти - это вторая особенность системы такого типа для обеспечения оперативной маршрутизации операндов в каждом такте вычислений. В процессорах DSP фирм ТІ и AD реализована архитектура SIN4D с п=2, жестко привязанная к адресам памяти, поэтому, при скоростных вычислениях данные не "перекрещиваются", что сказывается на результирующей производительности. Третья особенность - это организация размножения операндов, т.е. возможности передани из памяти одного операнда всем процессорам. Термин «размножение», внедренный в 1970г. в разработках НИИВК (в системах американской фирмы Analog Devices используется термин «broadcast» - широковещание) связан с тем, что цепи передач от общей памяти вообще устроены так, чтобы каждому процессору передавать свой элемент массива; здесь же как бы формируется массив, в котором п — раз повторяется один и тот же элемент. В общем случае использования естественного параллелизма размножение операндов необходимо для выполнения таких операций, как умножение вектора на число, умножение матрицы на число.
Однако, использование этой возможности связано с необходимостью иметь в составе системы механизм масок. Механизм масок (флажков) является важным усовершенствованием структуры устройства управления, В наиболее развитом виде механизм масок содержит специальный процессор, оперирующий с массивами булевых переменных. Вводная информация для этого процессора поступает из арифметико-логических процессоров как признаки результатоіі вычислений «больше», «меньше», «равно», переполнение разрядной сетки и другие, а также может быть прочитана из памяти. Под управлением общего устройства управления производятся различные логические операции над этими массивами. Выходная информация (тоже массивы булевых переменных) либо записывается в память, либо поступает прямо в линейки процессоров - каждый разряд массива в свой процессор — на отдельные управляющие входы в качестве «масок». Эти булевы переменные формируют управляющие регистры R. В кодах операций, которые передаёт устройство управления арифметико-логическим процессорам, содержится дополнительное указание: вьшолнять ли операцию безусловно, или «под маской», используя булеву переменную R. Эти указания означают, соответственно, что данная операция должна использоваться только в тех процессорах, для которых маска содержит единицу (true), либо только в тех процессорах, для которых маска содержит пуль (false) - инверсная маска; операции в других процессорах при этом блокируются. Рассмотренный принцип организации управления в системе применений к n-процессорным вычислительным системам можно применить и к конвейерным вычислительным системам, в которых процессор разделяется на к - ступеней, работающих с совмещением по времени.
Принципиально важным является, в этом случае, наличие к раздельных узлов формирования адреса следующей инструкции и регистров инструкции, индексных и базовых регистров программы, регистры ключей защиты, и других индивидуальных частей. В настоящее время имеется большой практический опыт проектирования различных многопроцессорных систем: - это линейки процессоров, синхронно выполняющие одну команду, существует классификация таких систем SIMD - одиночные команды, множественные данные, допускающие распараллеливание алгоритмов; - это набор вычислительных модулей, выполняющих параллельно различные операции над одними и теми же операндами (примером могут служить специализированные процессоры БГІФ); - это синхронно и асинхронно ориентированные независимые линейки процессоров (классификация MIMD - множественные команды, множественные данные). Наиболее производительной показывает себя MIMD-архитсктура, которая практически реализуется в многопроцессорных вычислительных комплексах, обеспечивающих распараллеливание па уровне программ. В суперЭВМ серии М были реализованы независимые линейки АЛУ, каждая из которых обеспечивает обработку от 2+8 пар чисел одновременно. В зависимости от формата операндов структура АЛУ перестраивается: если рабочий формат равен 128 разрядов обрабатывается одна пара булевых переменных, при переходе на формат 64 разряда, возможна обработка двух пар операндов, при форматах 32 и 16 разрядов обрабатываются соответственно 4 и 8 пар операндов па каждой линейке. Устройство управления обеспечивает независимые управляющие слоги для каждой из двух функциональных линеек, например, для Ml0 это два слова 1 А, 2А.
Проектирование высокопроизводительных специализированных цифровых устройств селекции движущихся целей
Рассмотренная структура устройства СДЦ является типичным вариантом аппаратной (схемной) реализации алгоритмов обработки, который характеризуется использованием узкоспециализированных процессоров с жесткой логикой, специально разработанных под конкретные алгоритмы, о которых говорилось выше. Такой подход к реализации всего устройства СДЦ представляется наиболее рациональным с учетом относительно небольшой сложности самой РЛС, а также постоянства и ограниченного набора используемых алгоритмов, хорошо известных из теории цифровой обработки сигналов. Все процессоры выполняются на основе разрабатываемых СБИС с аппаратной реализацией алгоритмов, с использованием ПЛИС фирм Altera . Устройство управления (контроллер) строится на основе микропроцессора широкого применения, имеющего развитое общее программное обеспечение. В качестве такого микропроцессора предлагается использовать сигнальный микропроцессор типа ADSP2106X, обладающий удобными каналами внешних связей и возможностью организации общей для всех спецпроцессоров устройства памяти с необходимым высоким темпом обмена информацией. В настоящее время в мировой электронной промышленности заметна тенденция к замене схем на традиционных элементах «жёсткой логики» на более удобные и надёжные схемы на микросхемах программируемой логики (ПЛИС),
В частности, использование ПЛИС позволяет: - сократить время, требуемое для разработки устройства за счёт использования развитых средств проектирования и моделирования; - сократить время внесения полезных изменений в существующие и эксплуатирующиеся устройства за счёт отсутствия необходимости внесения изменений в аппаратную часть устройства; - реализовывать более производительные и функциональные устройства за счёт высокой плотности и быстродействия ПЛИС при сравнительно низкой цене такой реализации; - уменьшить габариты и потребляемую мощность устройства; - снизить риск и затраты по сравнению с реализацией на заказных интегральных схемах. Эти и многие другие преимущества, а также процесс снижения цены на микросхемы программируемой логики обуславливает их популярность в области цифровой электропики в проектах, где не требуется массового производства. Маршрут проектирования устройств ЦОС на ПЛИС представлен на рис, 2А
Ввод проекта возможно осуществлять несколькими способами: - интерактивный графический ввод в схемотехническом редакторе; - текстовый ввод па языке описания аппаратуры высокого уровня; - диаграммами состояний конечного автомата. При вводе проекта используются библиотеки стандартных логических функций и дополнительные макробиблиотеки (БПФ, цифровые фильтры, PCI, VME и т.п.) Затем выполняется моделирование проекта с верификацией заданных функций и топологическая трассировка ПЛИС. Выполненные проекты ПЛИС отлаживаются на инструментальном модуле. Кроме того, как выше указывалось, существует и такой класс цифровых устройств, как цифровые сигнальные процессоры (ЦСП или DSP). Их малые габариты, высокая производительность на задачах обработки сигналов и малое энергопотребление привлекают внимание разработчиков при решении современных задач телекоммуникации, мобильной связи, обработки аудио- и видеоинформации. -вычислительный комплекс (ВК) первичной обработки, реализованный на основе ПЛИС серии Virtex-II фирмы Xilinx [25]; -ВК вторичной обработки, реализованный на базе сигнального процессора ADSPS201S TigerSHARC фирмы Analog Devices [24]; -персональный компьютер с интерфейсом USB. При этом данные на выходе ВК первичной обработки имеют формат, не совпадающий с форматом, используемым в ВК вторичной обработки. Для организации информационных потоков необходимо разработать специализированный процессор (СП), выполняющий следующие функции: - передачу данных с выхода ВК первичной обработки в ВК вторичной обработки. При этом требуется обеспечить преобразование формата данных к формату, используемому в ЦСП; - передачу результатов вторичной обработки из ВК вторичной обработки в ПК по шине USB; - начальную загрузку программного обеспечения и параметров обработки в ВК вторичной обработки из ПК по шине USB. В качестве элементной базы для реализации СП, обеспечивающего решение поставленной задачи, целесообразно использовать ПЛИС серии Virtex-II, так как, в соответствии с условиями задачи, ВК первичной обработки реализован именно на них. В частности, такой выбор позволяет избежать проблем совместимости различных элементов, а также обеспечивает возможность минимизации затрат при реализации специализированного процессора, если неиспользованный объём оборудования ПЛИС, составляющих ВК первичной обработки, позволяет вместить элементы устройства. Связь с шиной USB эффективно реализуется посредством специализированного контроллера, например, шины USB FT8U245AM фирмы FTDI (Future Technology Devices International) [26]. При этом не требуется использования микропроцессорного ядра и разработка сложных устройств управления, так как интерфейс данного контроллера представляет собой асинхронную шину с сигналами состояния и управления и простым протоколом. В то же время связь с DSP ADSPS201S организовывается посредством следующих интерфейсов: - внешнего порта DSP для связи с памятью и периферийными устройствами; - портов Link DSP для связи с аналогичными DSP и внешними устройствами с технологией низковольтной дифференциальной передачи сигналов (LVDS - Low-Voltage, Differential-Signal). Для данной задачи наиболее удобным является использование портов Link, так как при этом есть возможность использования отдельных портов для связи с ВЕС первичной обработки и для связи с ПК, что упрощает реализацию. Кроме того, протокол, используемый при обмене с помощью портов Link достаточно прост, а технология LVDS поддерживается ПЛИС серии Virtcx-IL Структурная схема системы, содержащей специализированный процессор, приведена на рис, 2.5. Специализированный процессор может быть включен в состав оборудования ВК первичной обработки, за исключением интегрального контроллера шины USB и внешних элементов, необходимых для его работы. Специализированный процессор состоит из двух основных подсистем; - подсистема передачи данных из ВК первичной обработки в ВК вторичной обработки с преобразованием формата. Данная подсистема выполняет первую из трёх функций, сформулированных выше; - подсистема связи ВК вторичной обработки с ПК посредством интерфейса Link и шипы USB. Данная подсистема выполняет вторую и третью функции СП\ Подсистемы СП функционируют независимо и каждая из них может модифицироваться отдельно от другой.
Разработка модуля быстрого преобразования Фурье для систем с высокой производительностью
Одним из основных методов цифрового спектрального анализа информации является алгоритм быстрого преобразования Фурье. Метод практического осуществления алгоритма зависит от решаемой задачи и используемой элементной базы. При разработке процессорных модулей в системах, требующих сверхвысокой производительности, используется схема потокового (конвейерного) БПФ [14]. Схема позволяет получить высокую производительность выполнения алгоритма при минимальных аппаратных затратах.
Задачу проектирования потоковой схемы БПФ рассмотрим на примере создания схемы, выполняющей быстрое преобразование Фурье над временной последовательностью из 512 временных отсчетов, представляющих собой комплексные числа. Комплексные числа представляются в форме с плавающей запятой с раздельными порядками для действительной и мнимой частей. Такое комплексное число М имеет действительную ReM и мнимую ImM части: Величины ReM, ImM представляются в следующей форме: где г, і - порядки (целые числа), a R, I - мантиссы, причем 0 r(i) 15. Для рассматриваемой реализации каждый порядок представляется четырьмя , а мантисса - двенадцатью двоичными разрядами. Мантисса R(I) представляется знаковым разрядом (единица означает знак минус, а ноль - плюс) и абсолютной величиной R(I). Если r(i) 0, то R(I) удовлетворяет неравенству т. е. в этом случае ReM (ImM) - нормализованное число. Если г(І) = 0, то RI (111 ) удовлетворяет неравенству 0 1 Ft ([ ) 1-2"" (табл. 2) Таким образом, если порядок равен нулю, то соответствующая мнимая и/или действительная часть числа может быть ненормализованным числом. Для рассматриваемой реализации отсчеты весовых комплексных коэффициентов W = W + jw представляется в форме с фиксированной запятой (табл. 4). Из табл.3, в частности, видно, что -(1 - 2 ") W] (w2) 1 - 2" Таким образом, числа, кодирующие значения временных последовательностей, содержат 32 разряда (4+12+4+12), а числа, представляющие W, содержат 24 разряда (12+12). Блок-схема потокового БПФ над 512 комплексными числами приведена на рисунке 3.4. Схема с входными линиями задержки на регистрах соответствует схеме, приведенной в [14].
Упрощенная блок-схема БИС специализированного арифметического устройства (САУ) приведена на рисунке 4.2. Помимо узла арифметики, выполняющего базовую операцию БПФ A±BW (А,В - отсчеты временных последовательностей; W - комплексные весовые коэффициенты), схема БИС САУ содержит: - входные цепи задержки на величину п, равную глубине реализации конвейерной схемы арифметического узла (для рассматриваемой реализации примем величину п =8 тактам); - оперативную память коэффициентов W объемом (256x24) бита с управлением для записи и чтения W. Блок-схема входных цепей БИС САУ приведена на рисунке 3.4. В зависимости от внешних сигналов У4, У2, 1У1, 2У1 может быть получена задержка на 8 тактов, или на 4 такта, на 2 такта, на I такт, или задержка может быть равной 0 тактов. Внешние управляющие сигналы коммутируются на логической 0 или логическую 1 в зависимости от места применеїшя БИС САУ в архитектуре узла потокового БПФ. Коммутаторы 2-1 (рисунок 3.6) с сигналом управления УП используются для подачи на узел арифметики входных операндов А и В «прямо» -«наперекрест», согласно алгоритму . Цепь задержки сигнала 1Роп служит для синхронизации начала работы БИС САУ: сигнал разрешения операции поступает на узел арифметики только тогда, когда на него поступают задержанные операнды. Блок-схема арифметико-логического узла (АЛУ) приведена на рисунке 3.5. Его основными узлами являются: - четыре матричных множительных устройства УмнІ - Умн2; - четыре сумматора См! — См4, в каждый из которых поступают три операнда; - восемь нормализаторов Нормі - Норм8, каждый из которых вместе с соответствующим из узлов АУГТ1 - АУП4, АУП7 - АУП10 производит нормализацию соответствующего числа с плавающей запятой; - шесть с двигателей вправо СдГИ - СдПб и два узла обработки порядков АУП5, АУП6, управляющих сдвигателями. На узел АЛУ через узел входных задержек поступают 32-разрядные операнды А и В, формат которых описан выше. Операнд W считывается из внутренней оперативной памяти БИС САУ 256x24 бита, в которую весь массив W записывается перед началом работы по обработке сигнальной информации. Умножители УмнІ - Умн4 выполняют перемножение комплексных чисел В и W, сумматоры обеспечивают формирование результатов A+BW и А-BW. Схема потокового БПФ на 512 комплексных чисел содержит 9 каскадов САУ.
Выбор архитектуры системы ввода-вывода и распределение функций между ее составными частями
Если канал выполняет функцию отработки интерфейса абонента, то время Г зависит от характеристик абонента и от алгоритма функционирования интерфейса абонента. При перенесении функции отработки интерфейса абонента в САБС удается повысить производительность канала. Необходимая загрузка канала обеспечивается благодаря параллельной работе устройств сопряжения, каждое из которых самостоятельно ведет обмен со своим абонентом» Производительность канала пропорциональна формату обмена с памятью Ф, следовательно, при перенесении функции уплотнения и преобразования формата в САБС производительность канала также увеличивается. Для работы с абонентами РВ в системе ввода-вывода предусматривается возможность буферизации данных. Наличие параллельной буферизации данных от нескольких абонентов исключает выполнение этой функции в мультиплексном канале, следовательно, должна быть передана в САБС. Из канала в САБС необходимо передать такую функцию физического мультип лексироваиия/ которая заключается в коммутации физически раздельных шин интерфейсов абонентов в одну мультиплексную шину данных. Выпол пение этой функции в мультиплексном канале связано с трудностями реализации конструкции такого канала. В этом случае канал должен иметь широкоформатные интерфейсы, число которых равно числу подключаемых абонентов, что практически нецелесообразно.
Этот вариант мультиплексирования приведен па рис. 4.1. Элемент С непосредственно взаимодействует с абонентом, принимает и расшифровывает командное слово обмена с абонентом. Элементы ФДМ представляют верхний уровень САБС, различные способы их организации и включения позволяют синтезировать несколько вариантов структур САБС, учитывая возможность комбинированного элемента ФБ, который представляет собой оперативную память с разнообразным форматом доступа и сочетает в себе выполнение функций преобразования формата и буферизации. Производительность канала можно определить как Pq - производительность элемента С Необходимое быстродействие всех элементов структуры (7"w, Тфг„) и время реакции Тр для САБС было получено из условия экстремальной ситуации, когда суммарная производи гель ноет ь всех элементов С равняется производительности канала (условие 4.1).
При этом определены коэффициенты : К - коэффициент преобразования формата, Фс - формат обмена с верхним уровнем САБС где Рс тях максимальное значение производительности среди элементов С В результате анализа различных структур была выбрана наиболее рациональная структура Ф.М.Б,, которая обладает следующими преимуществами: - быстродействие элементов структуры одного порядка с быстродей ствием канала; - время реакции САБС наименьшее; - в структуре один централизованный буфер, емкость которого можно гибко распределять между абонентами, в зависимости от их потребности в буферизации; - наличие в структуре централизованного буфера, выполненного в виде общего поля памяти, создает необходимые условия для обмена информацией между элементами С. В результате проведенных исследований была предложена конкретная организация модуля САБС со структурой Ф.М.Б.. Например, средства ввода-вывода для М-13 состоят из 2-х подсистем: мультиплексора каналов (устройство МПК) и устройств абонентского со-пряж ения (УАС), в свою очередь состоящих из сопрягающих процессоров (СП), программно реализующих функции каналов и логическую организацию различных интерфейсов внешних устройств. Устройство МПК (см. рис. 4.2) состоит из тракта обмена данными -блока «Главный канал» (мультиплексор данных и буферные обменные регистры ОЗУ, «выравнивающие» форматы обмена) и управляющей части - блока «Канальный процессор» (интерпретатор канальных программ). В устройстве МПК тракт управления и тракт данных распараллелены как между собой, так и внутри себя за счет конвейера операций. Главный канал выполняет следующие функции операционной системы; - диспетчеризацию, запуск и управление канальными программами, реализующими управление вводом-выводом; - запуска программ сопрягающих процессоров (СП), выполняющих обменные и другие операции, исполняемые в СП; - определения доступности ресурсов ввода-вывода; - обеспечения двухстороннего обмена между сопрягающими процессорами и внутренней памятью (ВП), а также согласования представленных в СП и ВП форматов информации; - виртуальной адресации и обеспечения работы с двумя уровнями внутренней памяти при исполнении канальных программ и обмене данными; - преобразования адресов информационного обмена в ходе исполнения процессов ввода-вывода в канальном процессоре и сопрягаЕОтцих процессорах; - обработки прерываний, поступающих от СП; - измерение параметров процессов ввода-вывода. Состав и назначение узлов устройства МПК следующие; - узел мультиплексора данных и обменных регистров выполняет функции накопления и выравнивания форматов данных при обмене СП - ВП; - узел интерфейса МПК - ВП передает в центральную часть адресные требования, содержащие адреса и ключи доступа к памяти; - два независимых внешних интерфейса, состоящие из информационной части ИИС-0, ИИС-1,каждый из которых представляет 4 тракта обмена данными, и узла интерфейса МПК - УАС (два командных интерфейса -КИС-0 и КИС-1) допускают подключение до 16 устройств УАС, обеспечивающих работу с 128 сопрягающими процессорами с максимальной пропускной способностью 100 Мб/с;
