Содержание к диссертации
Введение
ГЛАВА 1 . Архитектурные особенности ПЛИС типа программируемые пользователем вентильные матрицы 9
1.1.ПЛИС типа ППВМ с одноуровневой структурой межсоединений 9
1.2.Технологии соединения трассировочных ресурсов ПЛИС 14
1.3. ПЛИС типаППВМ с многоуровневой структурой межсоединениий 21
1.4. Программные инструменты проектирования ПЛИС типа ППВМ с одноуровневой структурой межсоединений 25
1.5.Выводыкглаве 1 40
ГЛАВА 2. Проектирование многоуровневой структуры межсоединений ПЛИС типа ППВМ 41
2.1.Принципы построения отечественных ПЛИС серии 5576 41
2.2. Проектирование структуры многоуровневых межсоединений для ПЛИС типа ППВМ с логической ёмкостью до 3-х млн эквивалентных вентилей .. 48
2.3.Проектирование маршрутизатора для ПЛИС с многоуровневой системой межсоединений 60
2.3.1.Генерация маршрутизаторов и проверка разводимости 61
2.3.2.Результаты исследований разводимости маршрутизаторов 65
2.3.3.Топологическая оптимизация маршрутизатора 67
2.4.Проектирование соединительного блока 72
2.5.Выводы к главе 2 91
ГЛАВА 3. Проектирование кластера из адаптивных логических блоков для ПЛИС с многоуровневой системой межсоединений 94
3.1.Структура кластера из адаптивных логических блоков для ПЛИС типа ППВМ 94
3.2. Разработка электрической схемы адаптивного логического блока 96
3.3.Расширенные режимы работы АЛМ 98
3.4. Выбор и оптимизация схемы сумматора 103
3.5.Проектирование схемы программимруемого комммутатора с локальных межсоединений на входы логического блока 114
3.6. Выбор источника сигнала для триггера 123
3.7.Выводыкглаве 3 131
Основные результаты и выводы 132
Список использованной литературы 135
- ПЛИС типаППВМ с многоуровневой структурой межсоединениий
- Программные инструменты проектирования ПЛИС типа ППВМ с одноуровневой структурой межсоединений
- Проектирование структуры многоуровневых межсоединений для ПЛИС типа ППВМ с логической ёмкостью до 3-х млн эквивалентных вентилей
- Разработка электрической схемы адаптивного логического блока
Введение к работе
Актуальность темы. В настоящее время в России широко используются программируемые логические интегральные схемы (ПЛИС) в различных областях радиоэлектроники. Для повышения потребительских свойств продукции промышленность требует повышения степени интеграции ПЛИС, которая выражается в эквивалентной логической ёмкости. Эквивалентная логическая ёмкость -совокупный параметр, вклад в который дают основные составляющие ПЛИС: логические блоки, встроенная память и встроенные специализированные блоки, такие как умножители, блоки цифровой обработки сигналов, процессорные ядра и др. Достигнутая эквивалентная логическая ёмкость зарубежных ПЛИС составляет на данный момент более 10 млн. эквивалентных логических вентилей, изготовленных по технологическому процессу 28 нм.
Отечественная электронная промышленность разработала и выпустила четыре типа ПЛИС серии 5576 максимальной логической ёмкостью 200 тыс. эквивалентных логических вентилей. Основным сдерживающим фактором является отсутствие проработанной методологии проектирования ПЛИС на заданном технологическом уровне. Архитектура отечественных ПЛИС серии 5576 привязана к ограничениям технологических процессов 0,5, 0,35 и 0,25 мкм и к устаревшей методологии проектирования трассировочных ресурсов ПЛИС с несегментированными межсоединениями, что не позволяет максимально повысить логическую ёмкость ПЛИС, используя преимущества, предоставляемые следующим поколением технологии уровня 180, 130 и 90 нм, на которые ориентируется отечественная промышленность. Поэтому проектирование отечественных ПЛИС логической ёмкостью до трёх миллионов эквивалентных логических вентилей при использовании проектных норм 90 нм и размере кристалла, ограниченном посадочным местом корпуса, является актуальным.
Работа выполнена в соответствии с планом комплексных исследований, проводимых на кафедре «Полупроводниковая электроника и наноэлектроника» ФГБОУ ВПО «Воронежский государственный технический университет» по теме НИР ГБ 2010.34 «Физические основы технологии и проектирование полупроводниковых изделий микроэлектроники» (№ гос. per. 012010052625).
Цель работы. Разработка новых архитектурных и схемотехнических подходов для проектирования ПЛИС типа программируемых пользователем вентильных матриц (ППВМ) нового технологического поколения с логической ёмкостью до трёх млн. эквивалентных логических вентилей на основе преимуществ КМОП технологического процесса с многоуровневой металлизацией.
Для достижения указанной цели были сформулированы следующие задана:
-
Повысить логическую ёмкость ПЛИС за счёт изменения структуры трассировочных ресурсов и её функциональных блоков.
-
Сократить количество конфигурационной памяти ПЛИС, управляющей программируемыми межсоединениями, в пересчёте на единицу логической ёмкости за счёт выбора оптимальной структуры многоуровневых межсоединений и их коммутирующих элементов -маршрутизаторов и соединительных блоков.
-
Повысить быстродействие ПЛИС за счёт изменения структуры программируемых межсоединений и логических блоков и за счёт оптимизации схемотехники узлов ПЛИС.
Научная новизна работы. В диссертации получены следующие основные результаты, характеризующиеся научной новизной:
-
Разработана трассировочная структура ПЛИС с гетерогенными блоками, содержащая 7 уровней программируемых межсоединений по КМОП технологии с длиной сегментируемых межсоединений в 4 кластера и шириной трассировочного канала W=96 треков, состоящего из 48 разнонаправленных пар межсоединений.
-
Установлено, что симметрия и упорядоченность структуры маршрутизаторов ухудшают их трассировочную способность. Для коммутации межсоединений в трассировочном канале разработан 4-уровневый 12-разрядный маршрутизатор с псевдослучайной структурой с коэффициентом разветвления Fs=3 для концов и середин треков.
-
Для подключения кластеров к трассировочному каналу разработан двухкаскадный коммутатор с промежуточными локальными межсоединениями, в котором первый каскад имеет четырёхстороннюю коммутацию с использованием только двух коммутаторов в отличие от серии ПЛИС Virtex и Stratix зарубежных фирм. Получено аналитическое выражение для определения минимального количе-
ства электронных ключей, требуемых для обеспечения гарантированной разводимости выходов разреженного коммутатора. Определены условия оптимизаций первого каскада коммутатора с использованием теории коммуникационных кодов - дистанции Хемминга.
-
Разработан адаптивный логический модуль (АЛМ), обеспечивающий повышение быстродействия ПЛИС и эффективность упаковки проектов пользователя за счёт расширенных режимов работы LUT5, LUT6 и встроенного сумматора для логико-арифметических вычислений.
-
Разработана система обеспечения логической эквивалентности входов АЛМ, позволяющая разредить коммутатор с локальных межсоединений на входы АЛМ на 50 % с соответствующим уменьшением количества конфигурационной памяти по сравнению с традиционной структурой.
Практическая значимость.
-
Разработанные структура АЛМ и структура иерархических межсоединений предназначены для реализации серии ПЛИС логической ёмкостью до трёх млн. эквивалентных логических вентилей, на порядок превышающей по логической ёмкости все существующие отечественные ПЛИС.
-
Разработанные архитектурно-схемотехнические решения при проектировании АЛМ и межсоединений позволяют повысить рабочую частоту для 36-разрядных вычислений до 190 МГц, что открывает пользователям дополнительные возможности для реализации алгоритмов обработки сигналов реального времени.
-
Определено оптимальное число гарантированно разводимых выходов разряженного коммутатора соединительного блока относительно общего числа коммутирующих элементов в нём, проведено улучшение разводимости коммутатора с использованием методологии проектирования коммуникационных кодов.
-
Разработана псевдослучайная структура маршрутизатора, показано её преимущество по сравнению с упорядоченными структурами маршрутизаторов.
-
Использование новых схемотехнических решений, применяемых при проектировании сегментированной структуры межсоединений ПЛИС, позволяет при существующем размере кристалла 12x12 мм2 повысить логическую ёмкость серийно выпускаемых
ПЛИС 5576ХС4Т с 200 тыс. до 650 тыс. эквивалентных логических вентилей.
Основные положения, выносимые на зашиту.
-
Элементы конструкции ПЛИС типа ППВМ с логической емкостью до 3 млн. эквивалентных логических вентилей с использованием многоуровневой структуры межсоединений.
-
Оптимизация конструкции маршрутизаторов и коммутаторов для многоуровневой структуры межсоединений ПЛИС.
-
Методика проектирования многоуровневой структуры межсоединений для кластеров ПЛИС с АЛМ.
Апробапия работы. Результаты диссертации докладывались на следующих конференциях и семинарах: ежегодных международных научно-технических семинарах "Элементная база космических систем" (Москва, 2005-2006); II Всероссийской научно-технической конференции "Проблемы разработки перспективных микроэлектронных систем" (Москва, 2006).
Публикапии. По теме диссертации опубликовано 19 научных работ, в том числе 4 - в изданиях, рекомендованных ВАК РФ, и 1 патент РФ. В работах, опубликованных в соавторстве и приведенных в конце автореферата, лично соискателю принадлежат: [1-4, 15-19] - исследования и разработка структуры трассировочных ресурсов ПЛИС; [5-11] - конструктивно-технологические решения ПЛИС-БМК; [12-14] - архитектурные и схемотехнические решения для сложно-функциональных блоков ПЛИС.
Структура и объем работы. Диссертация состоит из введения, трёх глав, выводов, списка литературы из 76 наименований. Основная часть работы изложена на 143 страницах, содержит 17 таблиц, 76 рисунков.
ПЛИС типаППВМ с многоуровневой структурой межсоединениий
Структура межсоединений MultiTrack фирмы Altera обеспечивает большую доступность ко всем окружающим КЛБ с помощью меньшего числа связей, что позволяет увеличить производительность, снизить энергопотребление и оптимизировать упаковку логики. Архитектура MultiTrack позволяет за 1 шаг соединить 34 соседних КЛБ, за 2 шага - 96 КЛБ и 160 КЛБ за 3 шага (рис. 1.17, а).
Многоканальные соединения представляют собой непрерывный оптимизированный набор шин различной длины и скорости, используемый для меж- и внутриблоковой разводки. Технология DirectDrive гарантирует идентичные соединительные ресурсы для любой реализуемой булевой функции, независимо от её месторасположения на кристалле ПЛИС. Многоканальные соединения представляют собой горизонтальные и вертикальные соединения, простирающиеся на фиксированное расстояние.
В ПЛИС серии Stratix II горизонтальные соединения, входящие в многоканальные соединения, включают в себя прямые соединения между логическими блоками и соседними блоками; R4 соединения, проходящие через четыре блока; R24 высокоскоростные соединения, пересекающие 24 блока или всю ширину кристалла. Вертикальные соединения аналогичны горизонтальным. Вертикальные соединения включают в себя совместные последовательные арифметические соединения внутри КЛБ; Carry chain соединения (цепи переноса) внутри КЛБ и от КЛБ к КЛБ; Register chain (регистровые цепи) соединения внутри логического блока; С4 соединения, проходящие непрерывно через четыре блока вверх или вниз; С16 высокоскоростные соединения пересекающие 16 блоков или всю высоту схемы [52].
В ПЛИС серии Stratix III горизонтальные соединения включают в себя: прямые соединения между КЛБ и соседними КЛБ; R4 соединения, проходящие через четыре КЛБ; R20 высокоскоростные соединения, пересекающие 20 КЛБ или всю ширину кристалла ПЛИС [53]. Блоки Memory LAB (Memory КЛБ) и LAB (КЛБ) сосуществуют парами и подключены к локальным межсоединениям и к строкам и столбцам С4, С12, R4, R20, обладающим различной скоростью распространения сигналов и длинной межсоединений (рис. 1.19). Локальные межсоединения позволяют напрямую подключать соседние КЛБ, блоки памяти с архитектурой TriMatrix, встроенные блоки цифровой обработки сигналов (DSP-блоки) или ЭВВ [53].
В ПЛИС серии Virtex фирмы Xilinx используются локальные трассировочные ресурсы, называемые VersaBlock [48,49]. Они позволяют реализовать три типа соединений: связи между LUT-таблицами, триггерами и главной трассировочной матрицей (GRM). Высокоскоростные связи с LUT-таблицами в рамках одного КЛБ, позволяют соединять их в виде цепочек с минимальными задержками распространения сигналов. Прямые трассы, которые создают высокоскоростные соединения с соседними по горизонтали КЛБ, избегая при этом больших задержек, присущих трассам GRM.
Большинство связей в ПЛИС серии Virtex реализуются с помощью трассировочных ресурсов общего назначения. Трассировочные ресурсы общего назначения расположены в виде горизонтальных и вертикальных трассировочных каналов и размещены в непосредственной близости от строк и столбцов матрицы, образованной блоками КЛБ.
Многоканальные соединения в ПЛИС семейства Stratix III фирмы Altera [53] GRM связана в каждом из четырех направлений с соседней GRM посредством 24-х трасс одинарной длины. 96 буферизованных НЕХ-линий трассируют GRM сигналы к шести другим GRM в каждом из четырех направлений. HEX-линии организованны в виде зигзагообразных линий. НЕХ-линии могут подключаться к источникам сигнала только в своих конечных или серединных (три блока от источника) точках. Одна третья часть НЕХ-линий является двунаправленными, в то время как остальные — однонаправленные. 12 длинных линий являются буферизированными двунаправленными линиями, распространяющими сигналы в ПЛИС быстро и эффективно. Вертикальные длинные линии имеют протяженность, равную полной высоте кристалла, а горизонтальные длинные линии - полной ширине.
ПЛИС серии Virtex имеют дополнительные трассировочные ресурсы, расположенные по периферии. Эти трассировочные ресурсы формируют добавочный интерфейс между КЛБ и ЭВВ. Эти дополнительные ресурсы, называемые VersaRing, улучшают возможности закрепления сигналов за контактами и переназначения уже сделанного закрепления, если это требование накладывается расположением сигналов на печатной плате. При этом сокращается время изготовления всего проекта, т.к. изготовление и проектирование печатной платы можно выполнять одновременно с проектированием ПЛИС.
В ПЛИС серии Virtex-5 для реализации логических функций и локальных межсоединений используется технология ExpressFabric. Она включает в себя реализацию шестивходовых LUT-таблиц в сочетании с диагональной структурой локальных программируемых межсоединений, что позволяет реализовывать комбинаторную логику при помощи меньшего числа логических уровней, использовать меньшее количество соединений с соседними блоками и упаковывать в среднем на 40 % большей логики по сравнению с ПЛИС серии Virtex-4 (рис. 1.17, бив). Увеличенная плотность позволяет уменьшить число каскадно соединенных LUT-таблиц и улучшить время распространения сигнала по критическим путям. Для одноуровневой и многоуровневой структуры межсоединений ПЛИС логические блоки объединяют в кластеры (рис. 1.20). Так, под терминологией конфигурируемый логический блок фирма Altera подразумевает кластер из 8 логических блоков (логических элементов для ПЛИС серии FLEX10K), имеющий свою собственную локальную шину межсоединений. Логические блоки обмениваются сигналами через шины межсоединений верхнего уровня. Межсоединения в каналах непрерывны (т.е. не разделены на сегменты электронными ключами), что обеспечивает малые задержки распространения сигналов между логическими блоками и позволяет существенно сократить количество электронных ключей. Такие ПЛИС серии FLEX получили название «строковые» ПЛИС, так как горизонтальные каналы значительно шире вертикальных, которые в большей степени носят вспомогательный характер [].
Программные инструменты проектирования ПЛИС типа ППВМ с одноуровневой структурой межсоединений
Выбор структуры межсоединений является ключевым элементом в проектировании ПЛИС. Несмотря на значительное количество работ [60,61,69,70], посвященных особенностям организации межсоединений ПЛИС в академической литературе, ведущие зарубежные производители коммерческих ПЛИС не раскрывают структуру межсоединений, так как именно она обеспечивает эффективность ПЛИС и её конкурентное преимущество.
Основным предназначением межсоединений является обеспечение трассируемости логических ресурсов ПЛИС для подавляющего числа произвольных проектов пользователей. Набор типовых схемных проектов, написанных на высокоуровневых языках описания аппаратных средств VerilogHDL, VHDL и других, использующий различные ресурсы ПЛИС и их сочетания и признанный научным сообществом, называется benchmark. Важнейшим параметром межсоединений, который обеспечивает трассируемость, является ширина трассировочного канала W. Определение оптимальной ширины трассировочного канала ПЛИС аналогично рассматривавшейся ранее задаче по определению ширины трассировочного канала базавого матричного кристалла (БМК) на основе правила Рента [18,19,71]. Основным отличием программирования межсоединений в трассировочных каналах БМК и ПЛИС является то, что для БМК используется масочное программирование, заключающееся в добавление в топологию в требуемые места небольших сегментов проводников и межслойных контактов, обеспечивая соединение логических блоков ресурсами трассировочных каналов. Дополнительные затраты на площадь при масочном программировании БМК практически отсутствуют. Для ПЛИС же наоборот, каждая возможность соединения логических блоков должна быть заложена в кристалл и иметь возможность программирования пользователем. В качестве программируемого элемента используются проходные n-канальные МОП транзисторы, комплиментарные ключи с использованием параллельного соединения р- и п-канальных МОП транзисторов, буферы с третьим состоянием и их комбинации. В качестве программирующего элемента выбирается ячейка статической конфигурационной памяти. Такие ячейки занимают значительную часть площади ПЛИС и вносят соответствующий вклад в стоимость прибора. Кроме того, размер кристалла ограничен посадочным местом метало-керамического корпуса, в настоящее время типовой размер кристалла ограничен 12 12 мм2.
Проведём оценку затрат ресурсов на программируемые межсоединения на основе отечественных ПЛИС серии 5576, которые по своей архитектуре близки к «строковым» ПЛИС серии FLEX фирмы Altera, а также сделаем аппроксимацию затрат для ПЛИС ёмкостью до 3-х млн. эквивалентных логических вентилей по этой же архитектуре.
В таблице 2.1 приведены основные архитектурно-функциональные характеристики отечественных ПЛИС серии 5576 на 30 и 100 тыс. эквивалентных логических вентилей, а также даны характеристики ПЛИС эквивалентной ёмкостью 500, 1500 и 3000 тыс. эквивалентных логических вентилей, разработанных по аналогичной архитектуре и структуре межсоединений.
Структура межсоединений существующих отечественных ПЛИС 5576 аналогична приведённой на рис. 1.20. Количество фасттреков - быстрых дорожек межсоединений, несегментированных электронными ключами, проходящих через весь ряд («строку») или его половину - напрямую зависит от количества логических блоков в ряду. Так для ПЛИС с логической ёмкостью 3 млн. эквивалентных логических вентилей, содержащей 2192 логических элементов в ряду потребуется 1644 фасттрека и 3288 ячейки памяти для их коммутации на локальные межсоединения. На рис. 2.1 приведён график зависимости количества конфигурационной памяти, используемой для коммутации одного логического элемента, для рассматриваемых ПЛИС. Для оценки эффективности архитектуры ПЛИС введём критериальный параметр ц, определяемый как отношение числа ячеек конфигурационной памяти, затрачиваемых на программирование межсоединений, к логической ёмкости ПЛИС. 100 J 3500 500 1000 1500 2000 2500 3000 Логическая ёмкость, тыс. экв. вентилей Зависимость количества конфигурационной памяти, требуемой для коммутации одного логического элемента, для отечественных ПЛИС серии 5576 и аппроксимация до ёмкости 3 млн. эквивалентных логических вентилей
На рис. 2.2 приведена зависимость ц от логической ёмкости ПЛИС с традиционной архитектурой. На рис. 2.1 и рис. 2.2 видно, что использование существующей структуры межсоединений для разработки ПЛИС нового поколения с логической ёмкостью до 3-х млн. вентилей нецелесообразно так как: доля ячеек конфигурационной памяти, используемых для программирования межсоединений, монотонно растёт, и, соответственно, уменьшается доля конфигурационной памяти для реализации логических функций, предназначенной для потребителя; требуется огромное количество фасттреков (более тысячи на ряд), разместить которые на заданной площади кристалла будет практически невозможно, даже с использованием 8-ми слоев металлизации; существенно увеличится паразитная ёмкость фасттреков, что скажется на снижении быстродействия и повышении мощности потребления.
Проектирование структуры многоуровневых межсоединений для ПЛИС типа ППВМ с логической ёмкостью до 3-х млн эквивалентных вентилей
Топология маршрутизатора во многом определяет его разводимость (способность скоммутнровать произвольный набор сигналов, подходящих к нему с 4-х сторон) при идентичной ширине трассировочного канала. Для определения оптимальной топологии были проведены исследования известных [32,60,41-43,74] маршрутизаторов и их сравнения с вновь разработанными. Исследования проводились в два этапа. На первом проверялась трассировочная эффективность собственно маршрутизатора, выводились критерии его эффективности. На втором макетировалась ПЛИС с использованием лучших маршрутизаторов, и проводилось исследование трассируемости ПЛИС в целом на наборе тестовых схем.
На рис. 2.10-2.13 приведены 12-ти трековые маршрутизаторы типа Disjoint, Wilton, Queue, HUSB соответственно. Для каждого типа маршрутизатора была создана модель, отражающая возможность его коммутаций.
На рис. 2.10 приведена топология 12-ти трекового маршрутизатора типа Disjoint, в котором і-й оканчивающийся трек соединяется на i-e треки с остальных сторон. Масштабируемый. На рис. 2.11 приведена топология 12-ти трекового маршрутизатора Wilton, имеющего менее предсказуемую архитектуру. Не масштабируемый.
На рис. 2.12 приведена топология и модель 12-ти трекового маршрутизатора типа "косичка". Маршрутизатор составлен на базе Disjoint, отличается тем, что треки в прямом направлении соединяются "косичкой": і-й трек соединяется на трек Ї+1, трек с номером imax соединяется на 0-й трек. Считается [75], что такой маршрутизатор может развести все 2pin-net, которые только могут поместиться в данный маршрутизатор. Под термином 2pin-net понимаются соединения 1 в 1. Масштабируемый.
На рис. 2.13 приведена топология и модель 12-ти трекового маршрутизатора типа HUSB (Hyper Universal Switch Box). Маршрутизатор составлен на базе "косички". Считается, что он может развести все возможные MultiPin-net - неты, которые имеют от одного до трех приёмников на разных сторонах маршрутизатора. Термин HUSB был введен в работе [76]. Существуют фиксированные архитектуры для количества треков в маршрутизаторе от 2-х до 7-ми. В некоторых из них имеются 1 или 2 дополнительные коммутации. Для количества треков больше 7 маршрутизатор составляется набором по типу "disjoint" из младших маршрутизаторов. Например, случай с 12 треками - это: 12HTJSB = 6HUSB + 6HUSB, при этом он имеет 72+2+72+2 = 144+4 коммутаций
Для проверки разводимости маршрутизаторов создавались так называемые трассировочные задания (global routing [22]), занимающие максимально возможное количество ресурсов. Трассировочные задания записываются в виде: щ {(1,3,2,4), (2,3,4), (2,1), (4,2,3,1),...} Выражение в круглых скобках называется элементарным заданием, представляющим собой одну коммутацию, где первое число - номер стороны-источника, последующие числа - номера сторон-приемников. Для Рисунок 2.10. 12-ти трековый маршрутизатор Disjoint [42] маршрутизатора, имеющего 12 треков с каждой стороны, максимальные количество элементарных заданий в среднем составляет 46 - 48.
В процессе теста создается некоторое количество трассировочных заданий и для каждого ищется решение в заданном маршрутизаторе. При этом проверяются все возможные варианты разводки, пока все трассировочные задания не будет разрешены. Таким образом, если решение существует, то оно будет найдено. Рисунок 2.12. 12-ти трековый маршрутизатор Косичка
Существует два типа треков и соответствующие им методы нахождения решений: двунаправленные и однонаправленные. В процессе разрешения трассировочных заданий на двунаправленные треки накладываются следующие ограничения: если трек является источником или приемником какого-либо сигнала, то он не может быть ни источником, ни приемником ни для какого другого сигнала.
В процессе разрешения трассировочных заданий на однонаправленные треки накладываются следующие ограничения: если трек является приемником какого-либо сигнала, то он может являться источником другого сигнала. Физически это означает удваивание комплекта треков, поэтому для однонаправленных треков трассировочные задания имеют в 2 раза большую длину. Разрешение таких трассировочных заданий требует большего времени, но процент разрешаемых тестов выше. В целом наблюдается определенная корреляция между результатами, показанными на однонаправленных и двунаправленных треках.
Было замечено, что при внесении элементов упорядочивания и симметрии в маршрутизаторы их разводимость ухудшается. Так, маршрутизаторы "disjoint" имеют довольно низкую разводимость, тогда как некоторые коммутаторы, создаваемые рандомно (произвольно, случайно), заметно превышают разводимость даже коммутаторов HUSB. Коммутатор размерности 6, составленный из двух «косичек», имеет худшую разводимость, чем полноценная косичка размерности 6 и т.д. В связи с этим было решено создать множество рандомных коммутаторов, удовлетворяющих условиям по количеству коммутаций и треков на одной стороне. Каждый из таких рандомных коммутаторов проверяется на маленьком числе трассировочных заданий (100), затем лучшие из них проверяются на большем числе трассировочных заданий вместе с известными ранее коммутаторами. Кроме того, полученные маршрутизаторы проверялись на трассировщике разрабатываемой ПЛИС на тестовых схемах MCNC Benchmarks. 2.3.2. Результаты исследований разводимости маршрутизаторов
В связи с тем, что исследование маршрутизаторов размерности 12 на однонаправлленных треках занимает слишком большое время, полное исследование на обоих типах треков было проведено лишь для маршрутизаторов размерности 6, выведены закономерности, и далее проведены исследования "полноразмерных" маршрутизаторов только на двунаправленных треках.
При создании рандомных маршрутизаторов размерности 6 было выделено 5 лучших коммутаторов, которые были сравнены с известными коммутаторами на 1000 трассировочных заданий (у каждого коммутатора были свои рандомные трассировочные задания). Результаты представлены на графике рис. 2.14. Кажый коммутатор имеет 4 значения: результат тестирования на однонаправленных и двунаправленных треках, минимальное и максимальное количество разрешенных трассировочных заданий с вероятностью 90 %.
Видно, что протестированные рандомные маршрутизаторы показывают гораздо лучшую разводимость, чем известные ранее. При этом на однонаправленных треках лучший результат показали те, которые имели хороший результат и при этом минимальный разброс на двунаправленных. Среди представленных наиболее предпочтительными являются маршрутизаторы rand6 и rand6_4.
Основываясь на показанной закономерности, проводилось исследование маршрутизаторов размерности 12. Из представленных на рис. 2.15 маршрутизаторов наиболее успешные результаты показал randl2_l. При этом все показанные рандомные маршрутизаторы довольно близки на двунаправленных треках и, с учетом того, что на однонаправленных результаты обычно оказываются выше, практически взаимозаменяемые.
Разработка электрической схемы адаптивного логического блока
В проектируемом АЛМ предполагается, что на младший разряд сумматора подаётся сигнал сіп с половины АЛМ, сумматор которой отключен. В этом случае или АЛМ работает не в арифметическом режиме или является последним разрядом другого сумматора и служит для вывода переноса через выход sm.
Под «предшествующей половиной АЛМ» понимается половина АЛМ, с которой подаётся сигнал сіп на половину АЛМ, отвечающую за младший разряд рассматриваемого многоразрядного сумматора. При этом нет принципиальной разницы, формируется ли младший разряд сумматора верхней половиной АЛМ и сіп приходит с другого АЛМ или же младший разряд формируется нижней половиной АЛМ, а сіп приходит с верхней половины того же АЛМ. Тогда на вход сіп младшего разряда поступает «О», что соответствует операции суммирования. При этом ресурсы предыдущего АЛМ, кроме сумматора, не задействованы. Однако, в случае если предшествующая половина АЛМ используется для вывода переноса со старшего разряда другого сумматора, возможности вывести результат нет, так как выход подключён на сумматор, при этом все входы и LUT могут быть свободны.
Вычитание может быть реализовано и в другом режиме. Задействовав часть предшествующей половины АЛМ можно подать «1» на сіп младшего разряда. В этом режиме сумматор предшествующей половины АЛМ включён, входы а и b сумматора установлены в «1». Для этого задействованы 3 LUT3 из 4-х предшествующей половины АЛМ (один из задействованных просто не используется), а входы end установлены в константные значения.
Предлагается спроектировать входные коммутаторы так, чтобы обеспечить возможность установки константы «О», за счёт перестановки входов нескольких мультиплексоров (по сравнению с ПЛИС серии StratixIV). Остаётся возможность одновременно реализовать на предшествующей половине LUT2 с независимой памятью и входами или LUT3 с одним входом из противоположной половины АЛМ, или же задействовать вход а для реализации на противоположной половине LUT5. Инвертировать побитно второй аргумент суммирования можно за счёт соответствующей конфигурации LUT.
Если есть необходимость выбирать в рабочем режиме между суммированием и вычитанием, то необходимо сконфигурировать предшествующую половину АЛМ, установив входы с=0, d = 0. Один из входов предшествующей половины (а или Ь) используется для того, чтобы переключать один из входов сумматора между «1» и «О» (второй вход установлен в «1»). При этом сигнал cout будет также переключаться между «1» и «О». Его вход сіп=«0», т.к. предыдущий сумматор отключён или включен и используется для старшего разряда. При этом в предшествующей половине АЛМ остаётся лишь возможность реализовать LUT2 {аО, al) или задействовать вход а для реализации на противоположной половине LUT5. Если нет необходимости реализовывать LUT2 на той же самой половине АЛМ, то можно так же установить вход с в произвольное значение, а сигнал выбора суммирования/вычитания подать на вход d, при этом свободной памяти LUT в данной половине АЛМ не останется, но кроме входа а в данной половине АЛМ будет свободен вход Ъ. При этом, однако, можно переключать только один из входов сумматора. Кроме того, для выбора необходимо управлять побитовой инверсией во всех разрядах второго операнда суммирования, что возможно благодаря реализации суммы двух функций вида (3.1). На языке VerilogHDL значения функций при этом выражаются следующим образом /i=« , /2=( ?==1) Ъ:-Ъ.
В ПЛИС серий Stratix II и Stratix IV имеется цепь shared arithmetic, позволяющая реализовывать суммирование трёх чисел. При этом для половины АЛМ верхний LUT4 вычисляет сумму трёх бит а,Ъ,с, которая поступает на выделенный сумматор, а нижний LUT4 вычисляет перенос для суммы тех же трёх бит, перенос поступает на выделенный сумматор следующего разряда по линии shared arithmetic. При этом по цепи переноса передаётся перенос от суммы результата суммирования данных трёх бит с переносом от суммирования предыдущих разрядов. При этом использование режима суммирования 3-х чисел требует дополнительной линии переноса {shared arithmetic) и один дополнительный мультиплексор 2:1 на бит суммы.
В ПЛИС, нацеленных на вычисления и цифровую обработку сигналов, организация быстрого суммирования является одной из важных задач. Для минимизации времени суммирования было проведено сравнение быстродействия нескольких схем сумматоров в режиме работы внутри кластера из АЛМ. Моделировалась цепь сумматоров производящих суммирование 8-ми разрядных операндов, что соответствует половине кластера (в реальной ПЛИС данный участок тиражируется и, таким образом, получаются все цепи переноса в кластерах). Было учтено то, что общий размер кластера составляет приближённо 400 мкм, были введены ёмкости и сопротивления линий соответствующих длин. Так же было учтён тот факт, что в конце моделируемой цепи имеется разветвление.
Сопротивление и ёмкость линии шириной 0,28 мкм и длиной 50 мкм с коэффициентом перекрытия по площади 0,5 составляет 25,8 Ом и 11,8 фФ для технологии 180 нм. Для сравнения выходное сопротивление инвертора х2 равно 2КОм, а входная ёмкость инвертора хО равна 1,65 фФ. Видно, что хотя сопротивление достаточно мало, по сравнению с выходным сопротивлением инвертора, однако ёмкость линии превосходит ёмкость инвертора. Поэтому необходимо учесть параметры линии.
Приблизительная оценка топологии схемы показывает, что цепь переноса включает в себя линии длиной около 34 мкм, 60 мкм и 150 мкм. Параметры данных линий приведены в табл. 3.1 (перекрытие по площади 0.5).
Первоначально проводилось измерение задержки от входа цепи переноса до выхода цепи переноса. Для схем, показавших наилучшие результаты так же измерялась задержка от входа данных младших разрядов до выхода цепи переноса, а так же от входа цепи переноса до выхода суммы старшего разряда, после чего вычислялась задержка по критическому пути для 32-разрядного сумматора. Моделирование проводилось для наихудших условий: температура 125 С, напряжение питания 1.62 В, bsim3v3 модель транзисторов ws (медленные р- и n-канальные транзисторы).
