Содержание к диссертации
Введение
Глава 1. Обзор состояния и тенденций развития современных имс для реализации аналоговых радиотехнических устройств 6
1.1. Цифро-аналоговые имс 7
1.1.1. Микросхемы класса asic 7
1.1.2. Микросхемы класса psoc 8
1.1.3. Микросхемы класса fpslic 11
1.1.4. Микроконверторы 12
1.2. Цифровые имс-микросхемы класса плис 13
1.3. Аналоговые имс - программируемые интегральные схемы (паис) 20
1.4.Система «ацп-цифровая схема -цап» 24
1.4.1. Выбор типа ацп 25
1.4.2. Выбор типа цап 31
1.4.3. Выбор плис в качестве цифровой схемы 38
1.6. Постановка цели и задач исследования 41
Глава 2. Исследование применимости методов математического моделирования для описания работы элементарных звеньев 43
2.1. Анализ математических моделей для описания эзв 43
2.2. Исследование применимости методов численного интегрирования и дифференцирования к описанию работы эзв 44
2.3. Выбор метода для анализа и синтеза аналоговых систем 47
2.3.1. Основные положения метода структурных матриц 47
2.3.2. Синтез структурной схемы аналогового устройства с помощью метода структурных матриц 51
2.4. Машинное моделирование работы аналогового устройства 54
2.5. Принципы составления моделей аналоговых радиотехнических устройств на основе эзв 55
Глава 3. Разработка алгоритмов функционирования элементарных звеньев 56
3.1. Алгоритм функционирования пропорционального звена 56
3.1.1. Результаты моделирования описания пропорционального звена 61
3.2. Алгоритм функционирования интегрирующего звена 62
3.2.1. Результаты моделирования описания интегрирующего звена в max+plus ii...68
3.3. Алгоритм работы дифференцирующего звена 72
3.3.1. Результаты моделирования описания дифференцирующего звена в max+plus ii 76
3.5. Алгоритм работы аналогового устройства на основе эзв 79
Глава 4. Экспериментальная оценка функционирования эзв 84
4.1. Разработка устройства на базе плис для оценки функционирования эзв 84
4.2. Экспериментальная оценка функционирования ЭЗВ 86
4.2.1. Оценка функционирования пропорционального звена 87
4.2.2. Оценка функционирования дифференцирующего звена 91
4.2.3. Оценка функционирования интегрирующего звена 94
4.3. Экспериментальная оценка функционирования аналогового устройства на основе эзв 99
4.4. Анализ результатов эксперимента 101
4.5. Методика проектирования аналоговых устройств на основе эзв в устройстве с плис 103
Выводы 105
Заключение 106
Список литературы 108
- Цифровые имс-микросхемы класса плис
- Выбор метода для анализа и синтеза аналоговых систем
- Алгоритм функционирования интегрирующего звена
- Экспериментальная оценка функционирования ЭЗВ
Введение к работе
Наиболее заметным явлением в современной радиотехнике является все более широкое использование устройств цифровой электроники. Современная цифровая электроника заняла достойное место в нетрадиционных для нее областях радиосвязи, радиовещания, телевидения, радионавигации и радиолокации, а также в бытовой электронике. Наблюдается постоянное совершенствование технологии производства цифровых интегральных микросхем (ИМС) в направлении повышения степени интеграции и расширения номенклатуры.
Одной из причин успешного развития цифровой электроники является использование математического аппарата булевой алгебры для синтеза цифровых логических систем. Аппарат булевой алгебры позволяет представить сложную цифровую логическую систему в виде соединенных соответствующим образом типовых элементарных ячеек, каждая из которых выполняет элементарную логическую операцию.
Иная ситуация сложилась в области анализа и проектирования устройств аналоговой электроники (устройства отображения информации, системы автоматического управления (САУ), аналоговые фильтры). В этой области наблюдаются попытки перехода на уровень выпуска системных микросхем, однако отсутствие единого общепринятого математического аппарата для их анализа и синтеза сдерживает развитие данного направления.
В сложившейся ситуации очевидна необходимость создания универсального математического аппарата проектирования аналоговых устройств, аналогичного аппарату проектирования цифровых логических систем. В работах [1-4] обоснована возможность использования теории систем дифференциальных уравнений для математического моделирования принципиальных схем аналоговых устройств.
В работах [5-7] предложено выделить наиболее часто встречающиеся в уравнениях звенья и рассматривать их в качестве элементарных. Показано, что системы с требуемой передаточной функцией могут быть синтезированы с помощью операторов размножения и соединения элементарных звеньев (ЭЗв), номенклатура которых представлена тремя основными звеньями: пропорциональным, дифференцирующим и интегрирующим (вспомогательные звенья: структурные звенья расширения/сжатия). На их основе можно сформировать как МАБИС (матричные аналоговые большие интегральные схемы), так и ПАИС (программируемые аналоговые интегральные схемы).
К сожалению, провести натурный эксперимент при нынешнем положении Российской микроэлектроники не представляется возможным. Поэтому в работе сделана попытка проведения эксперимента на базе программируемых логических интегральных схем (ПЛИС).
Обработка сигналов проводится в конфигурации «аналого-цифровой преобразователь (АЦП) - ПЛИС - цифро-аналоговый преобразователь (ЦАП)». Реализация этого предложения позволяет организовать производство сложных аналоговых систем с применением ПЛИС без дополнительных материальных затрат. Такой подход видится экономически целесообразным и весьма актуальным.
Традиционно ЭЗв строятся на базе операционных усилителей (ОУ) с «обвязкой» из пассивных элементов R и С. Такие схемы сравнительно просты, но не лишены некоторых недостатков, к одному из которых можно отнести ограниченные пределы физической реализуемости [8-11].
В диссертации на основе ПЛИС разработаны оригинальные элементы интегратора, дифференциатора и умножителя/делителя и использованы в качестве ЭЗв аналоговых радиотехнических схем.
Работа состоит из введения, четырех глав и списка использованной литературы. В первой главе содержится обзор состояния и тенденций развития современных ИМС и постановка задачи. Во второй главе проводится исследование применимости методов математического моделирования для описания работы элементарных звеньев аналоговой электроники. В третьей главе описывается разработка алгоритмов функционирования элементарных звеньев. Четвертая глава представляет собой экспериментальную часть и посвящена практической реализации элементарных звеньев и аналогового устройства на их основе. Основной текст изложен на 114 страницах, содержит 7 таблиц, 63 рисунка.
На защиту выносятся следующие основные положения:
1. Применение метода структурных матриц для решения нового класса задач -синтеза структурных схем аналоговых устройств.
2. Разработка алгоритмов функционирования элементарных звеньев и устройства на их основе.
3. Результаты машинного моделирования и экспериментальной оценки функционирования ЭЗв и аналогового устройства на их основе.
4. Методика проектирования аналоговых систем на основе ЭЗв в устройстве с ПЛИС.
Цифровые имс-микросхемы класса плис
Программируемые логические интегральные схемы (ПЛИС) являются достаточно эффективными для достижения программируемого системного уровня интеграции. Эти микросхемы начинают конкурировать с ASIC по производительности. Усиливает данное обстоятельство и то, что цены на микросхемы ПЛИС большой емкости постоянно снижаются, и с каждым годом широкому кругу разработчиков становится доступным все большее их разнообразие. Двумя крупнейшими компаниями, производящими микросхемы программируемой логики FPGA являются Altera и ХШпх (США).
Несомненным преимуществом микросхем ПЛИС является возможность перепрограммирования и реконфигурирования, однако они имеют и некоторые недостатки.
Конечная цена на эти микросхемы достаточно высока по сравнению с ценами на ASIC, что не позволяет применять их в массовом производстве. Таким образом, на долю ПЛИС выпадает макетирование устройств, реализация уникальных проектов и опытных партий. Следует также отметить, что возможна реализация «систем-на-кристалле» на базе ПЛИС, но чаще для этого используются микросхемы PSoC [22].
Фирма Altera предлагает широкий выбор микросхем ПЛИС различной емкости, архитектуры и назначения. Микросхемы этого вида классифицированы по семействам, основные семейства - FLEX, АСЕХ, APEX, Stratix, Mercury и Excalibur.
ПЛИС семейства FLEXПЛИС семейств FLEX10K и 10КЕ обладают следующими особенностями: возможность реализации системы на кристалле:- встроенная память для реализации специальных логических функций;- логический массив для общих логических функций; высокая логическая емкость:- от 10 000 до 250 000 эквивалентных вентилей;- до 98 304 бит ОЗУ (2 048 бит на встроенных блоках памяти); особенности системного уровня:- микросхемы FLEX10K и FLEX 1 ОКА поддерживают стандарт PCI Local Bus Specification, Revision 2.2;- встроенная схема граничного сканирования JTAG, совместимая с IEEE 1149.1-1990, доступная без использования дополнительной логики;- возможность реконфигурирования с использованием внешних микросхем, интеллектуального контроллера или JTAG порта;- 100% функциональный тест всех микросхем; гибкие межсоединения, позволяющие быстро выполнять арифметические функции сложения, счета и сравнения и реализовывать высокоскоростные логические функции с большим количеством переменных; эмуляция третьего состояния, позволяющая реализовывать внутренние шины с третьим состоянием; до шести общих тактовых сигналов и четыре общих сигнала сброса; микросхемы FLEX 10КА поддерживают «горячее включение»; универсальное программное обеспечение для различных платформ обеспечивает поддержку процесса проектирования, размещение и разводку [21].
ПЛИС семейств А СЕХ и APEXПЛИС семейства АСЕХ1К обладают теми же особенностями, что и ПЛИС семейства FLEX, однако имеют более низкую стоимость и пригодны для крупносерийных применений.
ПЛИС семейств АРЕХ20К и АРЕХ20КС обладают следующими особенностями: архитектура MultiCore объединяет логику LUT (Look-Up Table - таблица перекодировки), логику Producterm (терм произведения) и встроенную память; LUT логика используется для реализации функций с большим количеством триггеров; Embedded System Blocks (ESB, встроенные системные блоки) используются для реализации различных типов памяти: FIFO буферов, двухпортовой и ассоциативной памяти; Producterm логика в ESB используется для реализации комбинаторных функций; высокая логическая емкость:- от 30 000 до 1,5 миллионов эквивалентных вентилей;- до 51 840 логических элементов (ЛЭ);- до 442 368 бит ОЗУ;- до 3 456 Producterm макроячеек; совместимость со стандартом PCI Local Bus Specification, Revision 2.2 для напряжения питания 3,3 В; поддержка высокоскоростной внешней памяти, включая DDR SDRAM, ZBT SRAM; двунаправленный ввод/вывод с тактовой частотой до 250 МГц; улучшенная по сравнению с FLEX структура межсоединений; улучшенная поддержка программным обеспечением, к которому относятся:- САПР Quartus II для различных платформ обеспечивает поддержку процесса проектирования и размещения и разводки;- мегафункции (параметризированные программы, реализующие работу логических систем) фирмы Altera и АМРР, оптимизированные для архитектуры APEX 20К;- интеграция с популярными средствами синтеза, моделирования и временного анализа;- встроенный логический анализатор упрощает отладку системы, предоставляя доступ к внутренним узлам во время работы ПЛИС.
Структурная схема микросхемы семейства АРЕХ20К приведена на рис. 1.4. В одной микросхеме APEX 20К объединены логика на LUT, логика на термах произведения и память. Сигнальные соединения, в том числе к выводам микросхемы, выполняются с помощью межсоединений FastTrack - быстродействующих непрерывных рядных и столбцовых каналов, проходящих по всей длине ПЛИС. Каждый контакт ввода/вывода соединен с элементом ввода/вывода (ЭВВ), расположенным в конце каждого ряда и столбца межсоединения FastTrack. ЭВВ имеет в своем составе двунаправленный буфер ввода/вывода и регистр, используемый для соединения с входными, выходными или двунаправленными сигналами. Регистр может использоваться вместе с выделенным выводом синхронизации. ЭВВ контролируют скорость нарастания выходного напряжения, управляют буферами с тремя состояниями, а также поддерживают стандарт PCI 64 бита, 66 МГц и интерфейс JTAG BST.
ESB поддерживают реализацию различных функций памяти. Внедрение памяти в кристалл улучшает производительность ПЛИС и дает выигрыш по площади. Высокоскоростные ESB позволяют создавать блоки памяти различного размера без потери производительности [21]. ПЛИС семейств Stratix и Stratix GX
Микросхемы семейства Stratix обладают следующими особенностями: логическая емкость от 10 570 до 114 140 ЛЭ; до 10 118 016 бит ОЗУ, доступного без уменьшения ресурса логики; память TriMatrix имеет блоки трёх размеров и позволяет реализовывать двухпортовую и FIFO-память со скоростью обращения до 312 МГц; высокоскоростные блоки цифровой обработки сигналов позволяют реализовывать умножители, работающие на частоте до 250 МГц, умножители-аккумуляторы и конечно-импульсные фильтры; до 16 общих тактовых сигналов и до 22 тактовых сигналов на участке кристалла; поддержка большого количества однопроводных и дифференциальных стандартов ввода вывода; до 116 каналов высокоскоростного дифференциального ввода/вывода и до 80 каналов со скоростью передачи до 840 Мбит/с; поддержка синхронных шинных стандартов Parallel RapidIO, UTOPIA IV, HyperTransport technology, 10G Ethernet XSBI, SPI-4 Phase 2, SFI-4; поддержка высокоскоростной внешней памяти ZBT SRAM, QDR и QDRII SRAM, DDR SDRAM, DDR fast cycle RAM (FCRAM) и SDR SDRAM; поддержка мегафункций ALTERA MegaCore и ALTERA AMPP; поддержка обновлений конфигурации.
Семейство микросхем Stratix GX - это семейство, в котором фирма Altera к функциям, реализуемым микросхемами семейства Stratix, добавила высокоскоростные последовательные приемопередатчики. Микросхемы Stratix GX имеют от 4 до 20 высокоскоростных приемопередающих каналов, поддерживающих технологию Clock Data Recovery (CDR — восстановление данных синхронизации), а также имеют встроенные SERDES блоки, которые обеспечивают скорость обмена данными по последовательному каналу до 3,125 Гбит/с. Приемопередатчики сгруппированы в блоки по четыре канала и имеют малое энергопотребление при небольшом размере на кристалле. Микросхемы Stratix GX базируются на архитектуре Stratix и предлагают высокопроизводительную логику, позволяющую быстро выйти на рынок. Архитектура Stratix GX пригодна для реализации высокоскоростного интерфейса второго плана, связи нескольких кристаллов и для стыковки различных коммуникационных протоколов [21].
Выбор метода для анализа и синтеза аналоговых систем
Метод матричных изображений, названный методом структурных матриц, заключается в том, что исследуемые аналоговые системы изображаются в виде блочных матриц, последовательно детализируемых при переходе от высшего иерархического уровня к низшему. В методе имеются следующие основные понятия: структурные матрицы системы, компактная форма записи, частные передаточные функции, матричные циклы. Эти понятия связаны с топологическими свойствами элементов матриц, обусловленными их расположением на матрице. На основании этих понятий обычную расширенную матрицу системы линейных уравнений удается прочесть как специальную таблицу, на которой изображены пути передачи воздействий или потоки информации в системе. Метод структурных матриц дает возможность более полного использования матричной записи и повышает тем самым ее информативные возможности [56].
Рассмотрим систему однородных уравнений Ах=0, и разрешим каждое уравнение относительно диагонального члена:
Матрица D состоит только из диагональных элементов, которые являются собственными операторами системы, а матрица С состоит из недиагональных элементов,которые представляют операторы связей. Составим новую матрицу A = D — С , которая в развернутом виде будет выглядеть следующим образом:
Будем считать, что матрица (2.2) является условной таблицей коэффициентов уравнения (2.1), в которой коэффициенты левой части уравнения - это диагональные элементы, а коэффициенты правой части - недиагональные. Поскольку матрица содержит все коэффициенты уравнения и в свернутом виде отображает его конфигурацию, то ее можно назвать структурной матрицей системы (CMC), или условной матрицей системы (УМС), так как она отражает структурные свойства прежней системы при условии, что, несмотря на ее матричную форму, с ней будут оперировать по правилам структурных схем. Таким образом, структурной, или условной, матрицей системы будем называть такую квадратную матрицу, у которой все недиагональные элементы по сравнению с обычной матрицей системы А имеют противоположные знаки [56].
Для более удобного обращения с матрицей (2.2) вводится компактная форма записи перемножаемых матриц. С этой целью вектор переменных системы уравнений Ах=0, представляющий собой вектор-столбец, записывается в горизонтальном виде ирасполагается наверху матрицы коэффициентов системы А. Поскольку перемножать можно только «соответственные» матрицы, т.е. такие матрицы, у которых число столбцов первого множителя равно числу строк второго множителя, то при указанном выше расположении каждая составляющая вектора-столбца расположится обязательно над одним из столбцов основной матрицы. Так, например, компактная форма записи системы Ах = Hf будет выглядеть следующим образом: На основании изложенного материала можно дать следующее определение: компактной формой записи перемножаемых матриц будем называть такую форму, когда последующая матрица транспонируется и записывается над предыдущей матрицей; при этом число столбцов транспонированной матрицы должно соответствовать числу столбцов предыдущей матрицы [56].
Условимся называть частной передаточной функцией (ЧПФ) отношение любого элемента какой-либо строки матрицы к диагональному элементу этой же строки, если элементы структурной матрицы представляют собой коэффициенты систем дифференциальных уравнений, записанных в изображениях по Лапласу Wv/s) = аф)/аф).
Из определения ЧПФ следует, что все диагональные элементы аф) такой матрицы являются знаменателями, отображающими собственные свойства объекта по каждой отдельной координате, а недиагональные элементы ay(s) - числителями или коэффициентами усиления, характеризующими передачу воздействия от координаты, обозначенной индексом/ на координату с индексом /. Между элементами матрицы, таким образом, происходит передача некоторых воздействий. При этом линия передачи идет от одного диагонального элемента к другому через соответствующий единственный элемент связи. Такой элемент связи располагается на пересечении столбца исходного диагонального элемента и строки конечного диагонального элемента. Иными словами, воздействие от каждого диагонального элемента исходит по столбцу (вверх или вниз), а приходит на него по строке (слева или справа) [56].
Матричным циклом будем называть контуры, образуемые элементами структурной матрицы и отражающие передачу воздействий в исследуемой системе. Воздействия передаются и матричные циклы проводятся от одного диагонального элемента к другому через элемент связи, стоящий на пересечении столбца первого диагонального элемента и строки второго [56].
Матрицы исследуемой системы могут быть изображены в различных видах, отличающихся между собой степенью детализации их элементов. На этих матрицах каждый элемент может нести в себе разное количество информации: более крупные блоки элементов матриц несут больше информации, а более мелкие блоки - меньше информации. Мелкоблочные матрицы получаются путем деления крупноблочных матриц на отдельные элементы. При этом все закономерности, определяемые матричными циклами, остаются действительными для всех видов матриц. Таким образом, вводя матрицы различной степени детализации, мы получаем возможность исследовать системы на различных иерархических уровнях. Для удобства исследования все матрицы разделяются на следующие виды: крупноблочные, блочпо-координатные, нормальные координатные, развернутые координатные, детализированные (элементарные) [56].
На структурной матрице системы непосредственно, без проведения каких-либо преобразований элементов матрицы (коэффициентов исходной системы уравнений), можно обнаружить некоторые необходимые условия устойчивости систем. Структурные матрицы имеют замкнутые контуры, число которых равно порядку уравнения. Каждый контур имеет элемент отрицательной обратной связи, что является необходимым условием его устойчивости. Отрицательные обратные связи появляются как результат положительности всех коэффициентов исходного характеристического уравнения. Поскольку для уравнений первого и второго порядка положительность коэффициентов является не только необходимым, но и достаточным условием устойчивости, можно сказать, что на структурных матрицах систем первого и второго порядка наличие замкнутых контуров с отрицательными обратными связями является необходимым и достаточным условием не только структурной, но и параметрической устойчивости [56].Рассмотрим пример синтеза структурной схемы аналогового устройства -модулирующего генератора - по модели, заданной системой дифференциальных уравнений в форме преобразований Лапласа вида:
Алгоритм функционирования интегрирующего звена
Моделирование проводилось при тактовом сигнале с периодом 1 мкс (тактовая частота 1 МГц), близким к максимальной скорости обработки данных АЦП.
Ниже представлены диаграммы реакции пропорционального звена на входной сигнал типа «меандр» с положительным (adc [11..0] = "0000 0000 0111") и отрицательным (adc [11..0] = коэффициент деления KDIV. Рис. 3.4. Реакция пропорционального звена на меандр при KDIV =
В работе составлен и оформлен в виде описания на языке VHDL алгоритм функционирования интегрирующего звена.
Данное звено осуществляет интегрирование входного сигнала с заданным коэффициентом интегрирования. Следовательно, в алгоритме должна присутствовать операция деления входных данных на коэффициент интегрирования. Также необходима операция, реализующая метод численного интегрирования, - в данном случае операция суммирования текущих данных и результата суммирования (данных с выхода сумматора). Кроме того, следует предусмотреть проверку переполнения. В случае переполнения фиксируется последний результат суммирования.схема интегрирующего звена, приведенная на рис. 3.6. Схема имеет следующие входные сигналы: контроллер ЦАП, выдающий управляющие сигналы для ЦАП; сумматор, складывающий 12-разрядное текущее значение данных и 20-разрядный результат суммирования; блок контроля переполнения сумматора, вырабатывающий сигнал сброса сумматора overflow_reset при возникновении переполнения; умножитель для масштабирования входного сигнала на коэффициент интегрирования;защелка результата интегрирования, выдающая на ЦАП 12 младших разрядов результата.
Моделирование проводилось при тактовом сигнале с периодом 1 мкс (тактовая частота 1 МГц), близким к максимальной скорости обработки данных АЦП.
Временная диаграмма реакции интегрирующего звена (далее - интегратора) на дельта-импульсы положительной и отрицательной полярности представлена на рис. 3.7. В качестве эквивалента положительного дельта-импульса использовалась совокупность сигналов adc [11..0] = "0111 1111 1111" длительностью 600 не, в качестве эквивалента отрицательного дельта-импульса использовалась совокупность сигналов adc [11..0] = "1000 0000 0000" с той же длительностью. Значение 600 не выбрано в силу того, что при меньшей длительности эквивалент дельта-импульса не отрабатывается, так как он не будет приходиться на положительный фронт тактового сигнала, по которому происходит работа алгоритма. Как видно из рис. 3.12, при данном значении коэффициента интегрирования в определенный момент времени происходит выход за диапазон интегрирования, программа при этом фиксирует на выходе значение до переполнения.
Пронумерованные значения на шине DAC при коэффициентах интегрирования KINT = 2; 5 и 11 приведены в табл. 3.1.В работе составлен и оформлен в виде описания на языке VHDL алгоритм функционирования дифференцирующего звена.
Данное звено осуществляет дифференцирование входного сигнала с заданным коэффициентом дифференцирования. Следовательно, в алгоритме должна присутствовать операция деления входных данных на коэффициент дифференцирования. Также необходима операция, реализующая метод численного дифференцирования, - в данном случае операция вычитания текущих данных и результата вычитания (данных с выхода вычитателя).На рис. 3.13 приведена блок-схема алгоритма работы дифференцирующего звена, составленного с учетом перечисленных выше требований.
Экспериментальная оценка функционирования ЭЗВ
Как видно из рис. 4.12, с повышением частоты входного сигнала амплитуда отклика возрастает пропорционально частоте, что соответствует теории дифференцирования гармонического сигнала.
С повышением частоты входного сигнала наблюдается также некоторое ухудшение качества дифференцирования. Оно обусловлено тем, что на результат дифференцирования начинает влиять конечная величина тактирования АЦП.
Появление импульсных выбросов с амплитудой 100 мВ и частотой 2 кГц на осциллограммах рис. 4.12, а), б) можно объяснить отработкой изменения градиента в программе на ПЛИС. Устранение этих выбросов достигается программным путем.
В процессе проведения эксперимента получены осциллограммы реакции интегрирующего звена на тестовые сигналы. Осциллограммы реакции звена на дельта-импульс представлены на рис. 4.13, реакции на сигнал ступенчатой формы - на рис. 4.14, реакции на меандр - на рис. 4.15 и реакции на гармонический сигнал - на рис. 4.16.
Реализованное на языке VHDL интегрирующее звено с запоминанием уровня обеспечивает амплитуду отклика, пропорциональную площади входного импульса с учетом коэффициента интегрирования и погрешности дискретизации АЦП. Задержка выдачи результата, наблюдаемая на рис. 4.13, обусловлена конечным временем работы алгоритма интегрирования, реализованного в ПЛИС.
На рис. 4.15, а) и 4.16 отображено переполнение сумматора в составе интегрирующего звена. Переполнение происходит за счет постоянного увеличения первообразной на каждом последующем отрезке интегрирования. Рост значения первообразной вызван наличием постоянной составляющей во входном сигнале. Скорость переполнения можно регулировать изменением коэффициента интегрирования.
Необходимо отметить, что интегрирующее звено чувствительно к шумам и к постоянной составляющей, которая может присутствовать на его входе. При наличии шумов, длительном отсутствии входного сигнала и при наличии постоянной составляющей во входном сигнале сумматор, входящий в состав интегрирующего звена, переполняется, и входной сигнал далее обрабатывается некорректно. Пример такого переполнения при входном гармоническом сигнале с положительной постоянной составляющей приведен на рис. 4.17. В работе произведена оценка функционирования аналогового устройства -модулирующего генератора, описанного в работе [7]. Результат машинного моделирования работы генератора приведен в разделе 2.4. Структурная схема и VHDL-описание работы генератора приведены в разделе 3.5.
Для запуска генератора использован сигнал ступенчатой формы с амплитудой 0,8 В. Именно при этом значении наблюдается устойчивая картина генерации несущей и модулирующего сигнала. Частоты этих сигналов определяются коэффициентами интегрирования интегрирующих звеньев, входящих в состав генератора. Осциллограммы реакции модулирующего генератора на сигнал ступенчатой формы приведены на рис. 4.18.
Сравнение полученных результатов с результатами машинного моделирования, приведенными в разделе 2.4, позволяет сделать вывод о том, что устройство выполняет требуемую функцию генерации модулированного гармонического сигнала.
Эксперимент также показал, что при изменении коэффициентов интегрирования соответствующих интегрирующих звеньев наблюдается пропорциональное изменение частоты огибающей и заполнения. Однако в данном случае диапазон изменения коэффициентов ограничен логической емкостью ПЛИС в составе отладочной платы. На рис. 4.19 приведена осциллограмма работы генератора при измененном коэффициенте третьего интегрирующего звена, отвечающем за частоту огибающей (вместо KINT = 500 использован KINT = 244). При изменении коэффициента частота огибающей уменьшилась примерно в 2,5 раза. Полученный результат согласуется с теоретическим принципом функционирования генератора.
Полученные в результате эксперимента осциллограммы свидетельствуют в целом о том, что VHDL-описания ЭЗв и модулирующего генератора, реализованные на плате, выполняют требуемые функции. Результаты функционирования интегрирующего и дифференцирующего звеньев согласуются с теоретическими положениями численного интегрирования и дифференцирования [64]. Результаты работы генератора согласуются с результатами машинного моделирования, приведенными в разделе 2.4.
Пропорциональное звено на плате выполняет масштабирование входного сигнала в диапазоне коэффициентов от 0,1 до 2 с постоянной задержкой отклика.
Реализация интегрирующего звена на плате была сопряжена с некоторыми трудностями. Интегрирующее звено весьма чувствительно к помехам и шумам, присутствующим на его входе. Они вызывают запуск сумматора в составе звена и его последующее переполнение. При этом поступающий входной сигнал уже не может быть обработан. В данной ситуации были предприняты действия по устранению влияния помех и шумов на работу интегрирующего звена: осуществлена фильтрация напряжения платы и опорного напряжения АЦП, которая позволила уменьшить число шумящих разрядов АЦП; оставшиеся младшие шумящие разряды были исключены из описания работы интегрирующего звена.
Дифференцирующее звено на плате выполняет свою функцию корректно. Проблем с помехами и шумами при отсутствии входного сигнала не возникало, так как они компенсируются за счет операции вычитания, заложенной в алгоритме работы звена. Однако с повышением частоты входного сигнала ( 100 кГц) из-за отсутствия синхронности между входным воздействием и сигналом тактирования АЦП наблюдается неоднозначность срабатывания внутренних регистров АЦП.
В каждом ЭЗв имеется постоянная задержка отклика, обусловленная внутренними задержками АЦП, ПЛИС и ЦАП в составе отладочной платы. Задержка отклика составляет примерно 1,6 мкс.
Аналоговое устройство на основе ЭЗв - модулирующий генератор - выполняет требуемую функцию генерации модулированного гармонического сигнала. При изменении коэффициентов интегрирования интегрирующих звеньев наблюдается пропорциональное изменение частоты несущей и модулирующего сигнала. Однако логическая емкость ПЛИС, применяемой в отладочной плате, не позволяет изменять коэффициенты интегрирования в широких пределах: при определенных значениях коэффициентов ресурсов ПЛИС становится недостаточно и проверка работы генератора становится невозможной. В данной ситуации
