Содержание к диссертации
Введение
1. Радиационные эффекты в КМОП-технологиях 16
1.1. Эффекты накопленной дозы 16
1.1.1. Эффекты накопленной дозы в подзатворном оксиде. 16
1.1.2. Эффекты накопленной дозы в оксиде по краям затвора. 20
1.1.3. Эффекты накопленной дозы в полевом оксиде. 22
1.2. Одиночные сбои – Single Event Upsets (SEU) 23
1.2.1. Множественные сбои 25
1.2.2. Множественные сбои и биполярный эффект. 27
1.2.3. Кратковременные переходные процессы
1.3. Одиночное защелкивание 30
1.4. Имеющиеся в распоряжении технологии
1.4.1. Технология КНИ025/035 34
1.4.2. Технология TSMC65 38
1.5. Выводы 47
2. Распространенные решения для повышения сбоеустойчивости цифровых схем 49
2.1. Модель кратковременного переходного процесса (SET) 49
2.2. Сбоеустойчивые ячейки памяти 52
2.3. Обзор сбоеустойчивых решений для комбинационной логики
2.3.1. Адаптивное управление потенциалом кармана 60
2.3.2. Схемы на основе проходного И 62
2.3.3. Двухпортовый инвертор с адаптивным смещением кармана 63
2.3.4. Дифференциальная каскодная логика 64
2.4. Моделирование сбоеустойчивой комбинационной логики 66
2.4.1. Моделирование и измерение 68
2.4.2. Сравнение характеристик 70
2.4.3. Сравнение сбоеустойчивости 72
2.4.4. Выводы 2.5. Обзор сбоеустойчивых триггеров 76
2.6. Сбоеустойчивость записи и тактирования триггеров. 80
2.7. Сравнение характеристик двойных и тройных мажоритарных элементов 88
2.8. Выводы 91
3. Проектирование сбоеустойчивого блока памяти – схемотехника 93
3.1. Устройство блока памяти 93
3.2. Схемотехническая реализация ячеек памяти 95
3.3. Снижение сбоеустойчивости ячеек DICE при операциях чтения
3.3.1. Использование при операциях чтения двух ключей, а не четырех 97
3.3.2. Двухкоординатная выборка 99
3.3.3. Гальваническая развязка запоминающего элемента и битовых линий 101
3.4. Моделирование сбоев в различных узлах блока памяти 102
3.4.1. Подготовка тестовой системы для моделирования 103
3.4.2. Схема выборки 104
3.4.3. Дешифратор адреса 106
3.4.4. Усилитель чтения 107
3.4.5. Буфер записи 110
3.4.6. Выводы 113
3.5. Обзор существующих решений, применяемых для повышения сбоеусточивости вспомогательной логики блоков памяти. 114
3.5.1. Резервирование при помощи весовой схемы голосования 114
3.5.2. Двойное резервирование ДШ адреса в сочетании со вложенной выборкой 115
3.5.3. Двойное резервирование ДШ адреса и ячеек памяти в регистровом файле 117
3.5.4. Контроль целостности сигналов управления в кэш-памяти 119
3.5.5. Сводка 120
3.6. Выводы 121
4. Проектирование сбоеустойчивого блока памяти – топология 123
4.1. Разнесение чувствительных объемов в ячейках DICE 123
4.1.1. Проектирование топологии ячеек DICE 123
4.1.2. Топологическое разнесение разрядов 129
4.2. Особенности топологической реализации дешифратора адреса с двойным и
тройным резервированием. 130
4.2.1. Устройство дешифратора второго уровня 131
4.2.2. Топология дешифратора с тройным резервированием 132
4.2.3. Топология дешифратора с двойным резервированием
4.3. Резервирование схемы управления 135
4.4. Методика проектирования библиотеки унифицированных элементов сбоеустойчивых блоков памяти 137
4.5. Сравнение характеристик различных вариантов резервирования дешифратора адреса 1 4.5.1. Входная емкость и площадь топологии 140
4.5.2. Энергопотребление и быстродействие 140
4.6. Анализ вероятности возникновения сбоя в схемах дешифрации адреса и выборки без резервирования и с двойным резервированием 143
4.6.1. Схема без резервирования 144
4.6.2. Двойное резервирование с C-элементом в качестве мажоритарного 145
4.6.3. Двойное резервирование с мажорированием в ячейке памяти 146
4.6.4. Тройное резервирование 148
4.6.5. Сравнение эффективности двойного резервирования дешифратора адреса для технологий КНИ 0,25 мкм и объемного кремния 65 нм 149
4.6.6. Комплексное сравнение характеристик различных вариантов резервирования 150
4.7. Выводы 152
5. Результаты исследований 154
5.1. Блоки памяти, разработанные по технологии КНИ с проектными нормами 0,25 мкм. 154
5.2. Экспериментальные блоки памяти, разработанные по технологии объемного кремния с проектными нормами 65 нм. 158
5.2.1. Состав тестового кристалла 158
5.2.2. Методика испытаний 159
5.2.3. Результаты испытаний 160
5.2.4. Механизм возникновения кратных сбоев 163
5.3. Выводы 166
Заключение 167
Основной теоретический результат: 167 Основной практический результат: 167
Частные практические результаты: 168
Рекомендации для проектирования сбоеустойчивых блоков памяти 168
Список литературы 170
- Одиночные сбои – Single Event Upsets (SEU)
- Двухпортовый инвертор с адаптивным смещением кармана
- Моделирование сбоев в различных узлах блока памяти
- Методика проектирования библиотеки унифицированных элементов сбоеустойчивых блоков памяти
Введение к работе
Актуальность темы
Встроенная статическая память используются во многих современных цифровых микросхемах. По мере развития техники от вычислительных модулей требуется все большая производительность и плотность упаковки, что обуславливает переход на технологии изготовления интегральных схем с меньшими проектными нормами. С уменьшением проектных норм растет чувствительность КМОП схем к воздействию тяжелых заряженных частиц (ТЗЧ). Кроме того, начиная с норм 0,25-0,18 мкм становится заметным явление многократных сбоев, вызванных одной частицей. Для исправления одиночных сбоев широко применяются средства схемотехнического и алгоритмического проектирования - Radiation Hardening by Design - RHBD. В блоках памяти сбоеустойчивых микросхем (устойчивых к сбоям, вызываемым воздействием ТЗЧ), как правило, используют коды обнаружения и коррекции ошибок (четность, коды Хемминга, Хсяо). Использование корректирующих кодов в ряде случаев позволяет отказаться от применения специальных сбоеустойчивых ячеек памяти.
Тем не менее, система ОЗУ, защищенная корректирующим кодом, остается уязвимой к попаданию ТЗЧ во вспомогательную логику блока памяти. Сбои во вспомогательной логике можно разделить на следующие категории:
-
Сбои в дешифраторе адреса и схеме выборки - могут приводить к открытию нескольких строк в массиве ячеек памяти. Возникновение такого события во время операции чтения может вызвать считывание некорректных данных во всем слове. Если событие произошло во время операции записи, то могут быть потеряны данные по некорректно выбранному адресу.
-
Сбои в блоках ввода-вывода - затрагивают один разряд слова и могут быть исправлены корректирующими кодами. Основными составными частями блока ввода-вывода являются усилитель чтения и буфер записи.
-
Сбои в управляющей логике - могут вызвать незапланированный запуск операций чтения и записи, а также их досрочное завершение. В случае возникновения таких событий потеря данных будет множественной.
В системах динамической памяти для защиты от подобных многократных сбоев используется технология IBM Chipkill, основанная на распределении разрядов кодового слова по различным микросхемам ДОЗУ, и позволяющая восстановить данные даже при полной потере информации в одной из микросхем. Также известно развитие
технологии, предложенное в работе Петрова К. А. и направленное на
сокращение количество микросхем памяти. Тем не менее, такой подход
является неэффективным в случае небольшого количества памяти, и в
случае применения для защиты встроенной в СНК статической памяти
приведет к большим затратам площади из-за многократного
дублирования дешифраторов адреса и схем управления. Более
экономичным решением является сбоеустойчивая реализация
дешифраторов адреса и схемы управления в пределах одного блока СОЗУ. Таким образом, проблема разработки блоков памяти с резервированием вспомогательной логики является актуальной.
Задержка на дешифраторе адреса, а также энергопотребление зависит не только от числа используемых транзисторов, но и от длины межсоединений. В ряде случаев топологическая конфигурация массива памяти позволяет выполнить двойное или тройное резервирование дешифратора адреса, не прибегая к увеличению длины сигнальных линий. Сравнение характеристик различных вариантов резервирования является предметом исследования в данной работе.
Схема управления занимает небольшую площадь относительно
массива ячеек памяти, поэтому во время испытаний на одиночные
воздействия набрать достаточную статистику за приемлемое время
затруднительно. Увеличение продолжительности испытаний неизбежно
ведет к росту флюенса, что может привести к проявлению дозовых
эффектов, а также удорожает эксперимент. Сложность
экспериментальной проверки сбоеустойчивости привела к
необходимости развития методов моделирования сбоев в схеме управления.
Состояние вопроса
В России наиболее значимые работы по тематике одиночных сбоев
принадлежат А.И. Чумакову (общие вопросы защиты от одиночных
сбоев, методы испытаний), В.В. Емельянову (методики
экспериментальных исследований), Г.И. Зебреву, К.О. Петросянцу (моделирование эффектов), Ю.М. Герасимову (радиационно-стойкое проектирование), В.Я. Стенину. Вопросы чувствительности к ТЗЧ разобраны в работах И. Г. Черкасова, В. Е. Шункова.
Топологическая реализация ячеек DICE (Dual Interlocked Cell) с разнесением чувствительных объемов детально проработана в работах В. Я. Стенина и И. Г. Черкасова, двухфазная логика представлена в работе С. И. Ольчева.
Среди зарубежных авторов можно отметить таких, как P. Dodd,
работы которого посвящены моделированию одиночных событий,
F. L. Kastensmidt (противодействие одиночным сбоям в блоках
статического ОЗУ), M. Baze (исследования в области методов радиационного-стойкого проектирования).
Цель и задачи диссертации
Целью диссертации является разработка методики проектирования сбоеустойчивой вспомогательной логики и создание на ее основе блоков статического ОЗУ по технологиям КНИ с проектными нормами 0,25 мкм и объемного кремния с проектными нормами 65 нм. Проектные нормы 0,25 мкм на момент написания диссертации используются на двух отечественных фабриках, работающих по технологии КНИ. Норма 65 нм на момент изготовления тестового кристалла являлась характерной для зарубежных коммерческих процессов объемного кремния.
Достижение указанной цели обеспечено решением следующих задач:
-
Сравнительный анализ известных схемотехнических и топологических решений, ориентированных на повышение сбоеустойчивости комбинационных элементов.
-
Создание методики для анализа уязвимости к одиночным сбоям основных узлов блока памяти. Выполнение анализа на ранее разработанной схеме блока памяти.
-
Моделирование ячеек памяти в режимах хранения и чтения, с целью выяснения зависимости сбоеустойчивости от режима работы памяти.
-
Выбор подходящих схемотехнических и топологических решений для повышения сбоеустойчивости блока памяти с учетом полученных ранее результатов.
-
Разработка методики проектирования библиотеки унифицированных элементов сбоеустойчивых блоков памяти.
-
Проектирование экспериментальных блоков памяти по технологии объемного кремния с проектными нормами 65 нм с применением выбранных схемотехнических и топологических решений с целью подтверждения их эффективности.
Научная новизна диссертации
-
Предложен комплекс решений, позволяющий без существенной потери быстродействия ОЗУ на 2-3 порядка снизить вероятность возникновения сбоев в дешифраторе адреса.
-
Предложенный одноканальный доступ позволяет снизить в 2 раза число чувствительных областей в ячейке DICE во время операций чтения.
3) Представленная методика проектирования библиотеки
унифицированных элементов позволяет обеспечить
максимальную глубину резервирования дешифратора адреса с
минимальным снижением быстродействия при заданной высоте
строки.
4) На основе результатов испытаний тестового кристалла по
технологии объемного кремния с проектными нормами 65 нм сделаны выводы о возможности разработки радиационно-стойких микросхем по этой технологии при условии применения предложенных схемотехнических и топологических решений.
Практическая значимость диссертации
-
По технологии объемного кремния с проектными нормами 65 нм в рамках НИР «2011-16-426-ЭКБ-60-011-01» разработаны три экспериментальных блока памяти на различных типах запоминающих ячеек. Полученные результаты испытаний использованы при создании микросхем 1890ВМ8Я и 1890ВМ9Я.
-
С применением методики проектирования библиотеки унифицированных элементов по технологии КНИ с проектными нормами 0,25 мкм разработана сбоеустойчивая библиотека элементов, позволяющей создавать регистровые файлы различной конфигурации. В рамках ОКР «Схема-10» было реализовано 2 регистровых файла.
-
По технологии КНИ 0,25 мкм произведено проектирование блоков кэш-памяти для процессоров, разрабатываемого в рамках ОКР «Обработка-1», ОКР «Обработка-10», ОКР «Схема-23», ОКР «Обработка-26». Для ОКР «Обработка-10» получены результаты испытаний.
Положения, выносимые на защиту
-
Установлено, что среди известных семейств сбоеустойчивой логики схемы с двойным модульным резервированием (DMR), а также двухфазная логика имеют наименьшие задержки.
-
Предложенный модифицированный вариант DICE-ячейки, использующий для операций чтения два транзистора вместо четырех, имеет в два раза меньшее количество чувствительных областей по сравнению с исходным вариантом ячейки.
-
Предложенная схемотехническая реализация весового мажоритарного элемента, совмещенная с буфером выборки, вместе с тройным модульным резервированием дешифратора адреса позволяет достичь наименьшей задержки в схеме выборки по сравнению с другими вариантами резервирования.
-
Предложенное двойное резервирование дешифратора адреса позволяет уменьшить вероятность возникновения сбоев выборки на 2-3 порядка.
5) Спроектированная для 65 нм технологии объемного кремния
топология ячеек DICE позволяет снизить сечение сбоев на 3 порядка по сравнению с 6-транзисторными ячейками при нормальном падении пучка ТЗЧ.
Личный вклад соискателя
Личный вклад соискателя состоит в исследовании известных сбоеустойчивых схемотехнических решений, анализе результатов, полученных путем моделирования, и создания методики проектирования библиотеки унифицированных элементов сбоеустойчивых блоков памяти на базе этих решений. При помощи этой методики автором была спроектирована библиотека и разработаны регистровые файлы, предназначенные для использования в составе сбоеустойчивого радиационно-стойкого процессора. Исследования и разработка велись на технологиях кремний-на-изоляторе (КНИ) с проектными нормами 0,25 мкм / 0,35 мкм и технологии объемного кремния с проектными нормами 65 нм.
Апробация результатов диссертации
Основные результаты, полученные в ходе работы над диссертацией, докладывались на ежегодных Научных сессиях МИФИ; ежегодных всероссийских конференциях «Радиационная стойкость» (Лыткарино); ежегодных конференциях «Электроника, микро- и наноэлектроника», зарубежных ежегодных конференциях RADECS.
Опубликованные результаты
По теме диссертации опубликовано 8 статей в научно-технических журналах из перечня ведущих периодических изданий ВАК, в числе которых 2 статьи в зарубежном издании IEEE Transactions on Nuclear Science (входит в Scopus), и 24 тезиса докладов в сборниках российских научных конференций. По результатам работы оформлено 9 регистраций топологии и 1 патент на полезную модель.
Структура и объем диссертации
Работа состоит из введения, пяти глав, заключения, списка терминов и списка литературы. Общий объем диссертации составляет 183 страницы. Диссертация содержит 141 рисунок. Список литературы содержит 155 наименований.
Одиночные сбои – Single Event Upsets (SEU)
Эффекты полной дозы - Total Ionizing Dose (ТШ) - обуславливают постепенный дрейф характеристик интегральных микросхем (ИМС), способных вызвать параметрический или функциональный отказ. В КМОП технологии эффекты полной дозы в основном обусловлены накоплением заряда в изолирующих оксидах и возникающих при этом явлениях. В разной степени на работу схемы влияет накопление заряда в: подзатворном оксиде, что может приводить к деградации ряда параметров транзистора (сдвиг пороговых напряжений, уменьшение подвижности); оксиде у краев затвора транзистора, что может приводить к возникновению боковой утечки в пределах одного транзистора; изолирующем полевом оксиде, что может приводить к нарушению изоляции между рядом расположенными транзисторами; скрытом оксиде в КНИ технологии, что может приводить к появлению донной утечки в пределах одного МОП-транзистора. На рис. 1 показан процесс радиационной деградации подзатворного оксида МОП-транзистора, на затвор которого подан положительный потенциал. Условно процесс можно разделить на четыре стадии.
Распределение заряда в подзатворном оксиде до и после радиационного воздействия. а) до воздействия. б) спустя небольшое время после воздействия – оксид заполнен электронно-дырочными парами. в) через некоторое время электроны ушли, дырки остались. г) после продолжительного воздействия поля дырки мигрировали в сторону канала, а на границе оксида с кремнием образовались поверхностные состояния.
Изначально подзатворный оксид не содержит дефектов и положительного заряда (рис. 1, а). На первой стадии радиационное воздействие создает в диэлектрике электронно-дырочные пары (рис. 1, б). Практически сразу после воздействия часть электронно-дырочных пар рекомбинирует. Временной интервал, в течение которого имеется возможность рекомбинации, очень короткий и ограничен временем, в течение которого электрон (имеющий высокую подвижность в SiO2) покидает диэлектрик под воздействием электрического поля, приложенного к затвору. Обычно продолжительность периода рекомбинации не превышает 0,1 пс. Даже если на затвор не подано напряжение, рекомбинация заканчивается через несколько пикосекунд, так как в оксиде имеется встроенное поле. Помимо рекомбинации часть электронов и дырок, находящаяся в зоне действия туннельного эффекта в SiO2 (4-5 нм), покидает диэлектрик при помощи туннелирования практически сразу после радиационного воздействия.
Таким образом, единственными зарядами, оставшимися в оксиде, остаются дырки (рис. 1, в). Вторая стадия заключается в дрейфе оставшихся дырок по направлению к границе раздела Si-SiO2 под действием электрического поля положительного заряженного затвора. Процесс детально изучен и установлено, что перемещение дырок в основном обусловлено перескакиванием между состояниями в подзатворном оксиде [31] [32] [33]. В процессе переноса дырок участвуют как приложенное поле, так и температурные факторы [34]. Перемещение дырок в окисле очень затянуто во времени, и, вследствие большой дисперсии средней скорости, идет в течение десятилетий после радиационного воздействия [31].
Третья стадия заключается в захвате части дырок на границе раздела Si-SiO2. Этот захваченный заряд имеет положительный знак и может быть нейтрализован с течением времени либо туннелированием электронов из кремния, либо посредством термоэмиссии электрона из валентной зоны оксида [34]. Ввиду относительно небольшой энергии активации этого процесса, ощутимое самовосстановление может происходить во время длительного радиационного воздействия, например, во время космической миссии [35].
На четвертой стадии происходит формирование поверхностных состояний, которые упрощенно можно представить, как оборванные связи между кремнием и SiO2. Поверхностные состояния расположены в запрещенной зоне кремния на границе раздела с SiO2. Появление поверхностных состояний снижает мобильность носителей заряда в канале [36], что приводит к уменьшению наклона Вольт-Амперной характеристики (ВАХ) Ids(Ugs) (увеличению подпорогового размаха) и некоторому смещению порогового напряжения. Для N-МОП транзисторов поверхностные состояния проявляют себя, как отрицательные заряды в подзатворном диэлектрике и как положительные заряды для P-МОП транзисторов.
Появление в подзатворном диэлектрике новых источников заряда может влиять на параметры транзистора. Эффект наличия заряда в подзатворном оксиде и/или в границе раздела Si-SiC 2 заключается в сдвиге пороговых напряжений VT КМОП транзисторов, который можно определить, интегрируя средневзвешенную дополнительную плотность заряда () по толщине оксида (tox): где x=0 соответствует границе раздела Si-SiC 2, а Cох - емкость затвора. Радиационно-индуцированный заряд захваченных дырок (ot) всегда положительный, что обуславливает отрицательный знак величины Vot, как для P-МОП, так и для N-МОП транзисторов. Заряд поверхностных состояний (it) имеет различный знак для транзисторов различного типа проводимости, для N-МОП транзисторов он отрицательный, а для P-МОП положительный, что приводит к различной полярности величины смещения порога: для N-МОП Vit 0, для P-МОП Vit 0. Окончательная величина сдвига порогового напряжения VT является суммой Vot и Vit.
Влияние эффектов Vot и Vit по отдельности показано на рис. 2. (Vit) и накопления дырок в оксиде (Vot) имеют одинаковый знак и оба приводят к росту абсолютной величины суммарного порогового напряжения. В случае N-МОП транзисторов Vit и Vot имеют разные знаки и частично компенсируют друг друга.
По мере развития технологий производства наблюдается рост дозовой стойкости. На рис. 3 показано, что с уменьшением минимальной проектной нормы смещение порогового напряжения N-МОП транзистора сокращается. На диаграмме показана зависимость величины смещения порога от накопленной дозы для четырех различных технологий. Небольшое положительное смещение порогов в районе дозы 10 крад (Si) обусловлено встраиванием поверхностных состояний на границе Si-SiO2, которое затем сменяется отрицательным смешением порогов вследствие накопления положительного заряда.
Двухпортовый инвертор с адаптивным смещением кармана
Способностью к фильтрации одиночных сбоев обладает также дифференциальная каскодная логика, описанная в работе [25]. Основное предназначение этого семейства – создание быстродействующих логических элементов с большим количеством последовательно соединенных транзисторов. В КМОП исполнении логический элемент содержит два дерева транзисторов – одно из которых составлено из NMOS, а другое из PMOS. В CVSL-варианте оба дерева реализуются на NMOS-транзисторах (рис. 55). Транзисторы P-типа используются для усиления сигнала и формирования высокого уровня. За счет малой входной емкостью по сравнению с КМОП и отказа от использования P-транзисторов в вычислении логической функции, для сложных функций CVSL-схемотехника выигрывает по быстродействию и площади у КМОП. Элементы CVSL имеют дифференциальные вход и выход.
Побочное свойство семейства CVSL – устойчивость к одиночным сбоям. В работе [25] показано, что, несмотря на уязвимость к попаданию ТЗЧ отдельных элементов CVSL, за счет дифференциальной схемы передачи сигнала через 2-3 каскада помеха полностью подавляется. Пример из работы [25] показывает, что элементы CVSL требуют на 8% больше площади по сравнению с КМОП-логикой. Тем не менее, при хорошей оптимизации топологии КМОП различие может быть больше.
В работе [25] предлагается использовать CVSL в качестве мажорирующего элемента в системах с двойным резервированием. Вариант дизайна, показанный на рис. 56, является компромиссом между тройным резервированием (Triple Modular Reserving – TMR) и реализацией всей схемы без резервирования, но на сбоеустойчивых CVSL-элементах. Двойное резервирование по сравнению с тройным дает экономию площади, а отсутствие дифференциальных CVSL-элементов в основной схеме упрощает работу с САПР.
Рисунок 56 – Двойное резервирование (DMR) с мажорированием на основе CVSL-каскадов. К достоинствам CVSL-логики в качестве сбоеустойчивого решения можно отнести отсутствие требований к изоляции кармана/тела, что позволяет реализовать схему на объемной технологии с одним карманом. Элементы CVSL превосходят по быстродействию AWB -элементы.
Недостатками CVSL-логики является уязвимость к сбоям отдельных элементов, вследствие чего, сбой, возникший в конце цепочки, не может быть подавлен. Дифференциальная структура усложняет общую схему, требуется в два раза больше соединительных линий.
Reserving (DMR) На рис. 57 показаны первые четыре схемы спроектированных инверторов. Это TAG-инвертор (рис. 57 (а)), две разновидности AWB-инверторов - однофазный (рис. 57 (б)) и двухфазный (рис. 57 (в)), CVSL-каскад (рис. 57 (г)). Для решений TAG и AWB требуется технологическая возможность соединения активной области транзисторов с истоком, что хорошо реализуется на КНИ-технологии, а на технологии объемного кремния вызывает затруднения, связанные с необходимостью использования глубокого N-кармана. Схемотехника CVSL таких требований не имеет и хорошо подходит для обоих типов технологии.
Альтернативным решением является использование обычной КМОП-логики в составе схемы с двойным или тройным резервированием. На рис. 58 показано два варианта резервирования цепочки инверторов с мажорированием при помощи C-элемента (транзисторы MP3, MP4, MN3, MN7). На рис. 58 (а) изображена простая схема резервирования, в которой цепочки комбинационных элементов не имеют взаимных промежуточных соединений и могут быть собраны из стандартных ячеек. На рис. 58 (б) цепочки выполнены с использованием двухфазных инверторов, по-особому соединенных между собой. В отличие от схемы на рис. 58 (а), где сбой, возникший в одной из цепочек, распространяется до C-элемента, в схеме на рис. 58 (б) сбой подавляется через 1-2 каскада. Двойное резервирование может применяться как на КНИ, так и на технологии объемного кремния, однако в последнем случае C-элемент будет уязвимым к попаданию ТЗЧ, так как является разновидностью TAG-инвертора (если не использован глубокий N-карман).
Моделирование сбоев в различных узлах блока памяти
Основное предназначение мультиплексоров столбцов – оптимизация площади (и быстродействия) блока памяти за счет придания массиву ячеек памяти формы, наиболее приближенной к квадрату. При проектировании сбоеустойчивого ОЗУ мультиплексирование приобретает дополнительный смысл, так как с ростом размерности мультиплексора увеличивается расстояние между смежными битами в пределах одного слова. Это позволяет снизить вероятность возникновения множественных сбоев в слове и облегчить работу корректирующих алгоритмов верхнего уровня (четность, коды Хемминга, Хсяо). В руководстве по проектирования для технологии TSMC65 [114] для стандартных ячеек памяти рекомендуется использовать мультиплексирование с количеством столбцов 8 и более, что соответствует расстоянию 8 мкм (и более) между смежными битами слова.
Дешифратор адреса выполнен по двухуровневой схеме. Адрес сохраняется во входном регистре и поступает на первый уровень дешифратора, который преобразует его в промежуточный код. Окончательная дешифрация осуществляется дешифратором второго уровня и мультиплексорами столбцов. Нагрузочная способность буферов выборки делается с запасом, чтобы обеспечить работу с массивами памяти наибольших требуемых размеров.
Интерфейс данных реализован при помощи линейки блоков ввода-вывода (Data IO), каждый из которых содержит буфер записи с третьим состоянием, усилитель чтения, схему предзаряда и триггеры для хранения данных: считанных и записываемых.
Управляющая логика автоматически определяет временные задержки, через которые необходимо начать и прекратить запись, подать сигнал активации усилителей чтения. Чтобы величина задержек соответствовала размеру массива (которая в разных блоках памяти разная), в схему введены так называемые «dummy»-элементы, имитирующие емкость ячеек памяти и задержки на блоках ввода-вывода. Посредством обратной связи, проходящей через «dummy»-элементы управляющая логика оценивает размеры массива и правильно выставляет задержки импульсов управления (sae – чтение, write – запись). [115] [116]. Режим работы памяти (чтение, запись, бездействие) храниться в регистре состояния. 3.2. Схемотехническая реализация ячеек памяти
Для разработки ОЗУ были выбраны два типа ячейки памяти: 6-транзисторные (6T) для малокритичных блоков памяти и DICE для блоков, к которым предъявлялись требования повышенной сбоеусточивости. Выбор ячейки DICE основан на результатах исследований, проведенных авторами работ [13] [11]. Схожесть схемотехнической реализации 6T и DICE позволяет использовать эти запоминающие элементы в составе единой библиотеки базовых элементов ОЗУ, что ускоряет сроки разработки. Ячейки DICE и 6Т реализованы на технологиях КНИ с проектными нормами 0,5 мкм, 0,35 мкм и 0,25 мкм, а также в двухкоординатном варианте на технологии объемного кремния с проектными нормами 65 нм. На проектных нормах 0,25 мкм и 65 нм ячейки выполнены с использованием в проходных ключах транзисторов P-типа проводимости, что позволило избежать радиационно-индуцированных утечек и повысить дозовую стойкость, однако привело к некоторому снижению быстродействия.
Ячейка DICE абсолютно устойчива к одиночному воздействию в любой из транзисторов, однако данное утверждение справедливо только для режима хранения, когда все четыре проходных ключа закрыты. В ходе моделирования ячеек DICE в режиме чтения был обнаружен факт снижения сбоеустойчивости при открытых ключах, подключенных к предзаряженным битовым линиям. Подобный эффект описан также в работе [117]. Моделирование показывает (таблица 7), что в режиме чтения критический заряд у ячейки DICE снижается практически до уровня 6-транзисторных ячеек. У 6-транзисторных ячеек при чтении сбоеустойчивость также снижается [118].
Технология Тип транз. 6-транзисторная ячейка ячейка DICE Ячейка DICE хранит информацию в двух копиях и устойчива к воздействию импульса тока на любой транзистор. На рис. 87 изображена схема ячейки DICE, используемой в блоках памяти. Пусть в ячейку записана логическая «1». Тогда внутренние узлы имеют следующие логические значения: A=1, B=0, C=1, D=0. В режиме хранения Vwl=0 и транзисторы MP4-MP7 закрыты. Предположим, что радиационному воздействию подвергся транзистор MN0, для чего в схеме на рис. 87 подключен источник тока. При достаточном внесенном заряде узел A примет значение A=0. Вследствие этого откроется транзистор MP1, что учитывая тот факт, что MN1 также открыт, приведет к установлению значения B=X (неопределенное значение напряжения между 0 и Vdd). Вследствие A=0 также закроется транзистор MN3, что при закрытом MP3 приведет к установлению высокоимпедансного состояния D=Z. За счет этого в узле D (а также в C) сохраняется резервная копия данных, из которой ячейка восстанавливает свое состояние после окончания радиационного тока. Моделирование с источником тока, подключенным к одному транзистору, показывает, что схема DICE в режиме хранения имеет критический заряд больший, чем может возникнуть в реальной схеме. То есть является абсолютно сбоеустойчивой в случае, если поражается только один (любой) транзистор.
Во время операций чтения WL=0, транзисторы MP4-MP7 открыты и соединяют узлы A,B,C,D с битовыми линиями BL/BLB, потенциалы которых предзаряжены на уровне “0” (рис. 88). Аналогичное моделирование радиационного воздействия на транзистор MN0 показывает, что в режиме чтения ячейка DICE становится уязвимой. Так как узлы C и D теперь подключены через транзисторы MP6 и MP7 к линиям BL/BLB с потенциалом “0”, то при радиационном воздействии на транзистор MN0 эти узлы (C и D) уже не переходят в высокоимпедансное состояние. Хранимая на узле С логическая «1» теряется, так как через транзистор MP6 туда записывается «0».
Методика проектирования библиотеки унифицированных элементов сбоеустойчивых блоков памяти
При переходе на проектные нормы 0,25 мкм в ячейках с целью снижения радиационно-индуцированных утечек были использованы проходные ключи P-типа проводимости, в DICE-ячейках применено разнесение копий данных. На рис. 110 показаны топологии ячеек для технологии КНИ025. Ячейка минимального размера на шести транзисторах (рис. 110 (а)) выполнена с применением трех слоев металлизации и занимает площадь 22,1 мкм. Сдвоенная ячейка DICE (рис. 110 (б)) задействует 4 слоя металлизации и занимает площадь 129,28 мкм, что приводит к почти троекратному снижению плотности хранения информации по сравнению с обычной ячейкой. Расстояние между чувствительными областями копий данных составляет 7,68 мкм, что больше аналогичного показателя на технологии КНИ035, где перемешивание копий не применялось. Также на ранних этапах данной работы использовалась 6-транзисторная ячейка площадью 32,32 мкм, совместимая по размерам с ячейками DICE. В ряде случаев такая унификация позволяет существенно сократить время разработки, когда требуется разработать универсальную библиотеку элементов, позволяющую создавать блоки памяти, как на обычных ячейках, так и на DICE.
Топология ячеек памяти для технологии КНИ с проектными нормами 0,25 мкм. а) Ячейка минимального размера без резервирования (6-транзисторная). б) Сдвоенная ячейка DICE.
На технологии объемного кремния с проектными нормами 65 нм ячейки памяти были реализованы с двухкоординатной выборкой. Для этого было использовано решение из работы [121]. Спроектированная для технологии 65 нм ячейка с резервированием, имеющая двухкоординатную выборку, показана на рис. 111 (а).
Предлагаемая ячейка памяти с резервированием CELL_DICE. а) Схема. б) Топология (содержит 2 указанные схемы)
Топология предложенной ячейки с резервированием, представленная на рис. 111 (б), содержит указанную схему в двух экземплярах с чередованием чувствительных объемов. Чередование чувствительных объемов позволяет увеличить расстояние между копиями данных до 2 мкм. Схема чередования показана на рис. 112. [132]
В виду некоторых особенностей, связанных со схемой выборки, топология ячейки без резервирования, изображенная на рис. 113 (б), также содержит два бита и выполнена с чередованием, аналогичным показанному на рис. 112. В ходе испытаний было установлено, что чередование в данном случае повышает вероятность множественных сбоев.
Выборка по двум координатам, чередование, охранные кольца и соблюдение проектных норм существенно сказались на площади разработанных ячеек. Для примера на рис. 114 приведена ячейка памяти, рекомендуемая заводом [133] для процесса с проектными нормами 65 нм, используемая в компиляторе памяти компании ARM.
Малый размер ячейки обусловлен тем, что ее топология выполнена с намеренным нарушением проектных норм. Использование в ОЗУ рекомендуемых заводом TSMC ячеек позволяет достигнуть плотности информации почти 2 Мбит/мм2 и максимального быстродействия. Тем не менее, в радиационно-стойких приложениях применение таких ячеек нежелательно, так как в них отсутствуют охранные кольца (в блоках памяти, созданных компилятором компании ARM, охранные кольца присутствуют только по периметру массива ячеек памяти и не разделяют p- и n- канальные транзисторы).
Так как использование схемы DICE в субмикронных технологиях не дает полной гарантии отсутствия сбоев, в блоках памяти применяют дополнительный слой защиты – коды обнаружения и исправления ошибок, либо контроль четности, когда есть резервная копия данных. Как правило, схема кодирования проектируется из того расчета, что в одном слове может быть только одна ошибка. Если возникает двойной сбой, он не может быть исправлен. Чтобы существенно снизить вероятность двойных сбоев в одном слове, требуется обеспечить значительное расстояние между разрядами.
В блоках памяти с мультиплексированием столбцов такое разнесение реализуется само собой (рис. 86,928), однако в небольших регистровых файлах использование мультиплексирования нецелесообразно, так как усложняет схему. В этом случае в строке хранится только одно слово и вероятность возникновения множественных сбоев большая.
Эта проблема может быть решена посредством независимого кодирования отдельных байтов слова, которые при проектировании топологии регистрового файла были перемешаны друг с другом (рис. 115).
Дешифратор адреса обычно реализуется по двухуровневой схеме [137]. Первый уровень выполняет предварительную дешифрацию, преобразуя адрес в промежуточный код. Второй уровень дешифратора граничит с массивом ячеек памяти и выполняет окончательную дешифрацию. Более сложные реализации схемы дешифрации базируются на иерархической схеме выборки [137] и в настоящей работе не применяются. Для обеспечения совместимости по размерам и расположению сигнальных линий топология второго уровня дешифратора адреса проектируется совместно с топологией ячеек памяти. Если размеры выбранных ячеек памяти относительно небольшие, то это, как правило, вызывает сложности при проектировании топологии базовых ячеек второго уровня дешифратора, так как они оказываются сильно вытянутыми в горизонтальном направлении.
Дешифратор адреса на 3-входовых элементах позволяет адресоваться к 16 строкам массива. Для адресации массивов большего размера используются дешифраторы на основе 4-входовых и 5-входовых И-НЕ, к ним нижеизложенное также применимо. В каждом базовом элементе присутствуют два транзистора, на топологии один располагается над другим. Шины промежуточного кода ориентированы вертикально. После того как на них устанавливается необходимое значение, на линию dc_enable подается активный уровень, и соответствующая установленному коду строка дешифратора выдает сигнал выборки.