Содержание к диссертации
Введение
Глава 1. Исследование принципов построения конвейерных сопроцессоров, и постановка задачи 12
1.1. Выбор направления исследований, актуальность задачи 12
1.2. Обзор существующих достижений в области проектирования асинхронных схем 19
1.3. Анализ методов синтеза самосинхронных автоматов 26
1.4. GALA-системы, и исследование существующих схем синхростратумов 35
1.5. Анализ библиотеки стандартных элементов 40
1.6. Исследование условий для проведения статического временного анализа 42
1.7. Моделирование и верификация самосинхронных конвейерных схем 50
1.8. Выводы и постановка задачи исследования 52
Глава 2. Проектирование дополнительных элементов библиотеки 54
2.1. Исследование КМОП-реализаций С-элемента Маллера 54
2.2. Проектирование RS-защелки 61
2.3. Выводы к Главе 2 63
Глава 3. Методика синтеза самосинхронных конвейерных схем по синхронному прототипу с использованием коммерческих САПР 64
3.1. Использование GALA методики в конвейерных схемах при переходе от синхронного управления к самосинхронному. 64
3.2. Улучшение схемы модуля синхростратума для волновой обработки информации 69
3.3. Создание метода двухканального перекрестного преобразования реализаций логических функций по синхронному прототипу 79
3.4. Оптимизация самосинхронных логических блоков с помощью коммерческих САПР 89
3.5. Методика индикации окончания переходных процессов в управляемом автомате 91
3.5. Выводы к Главе 3 97
Глава 4. Статический временной анализ самосинхронных конвейерных схем 99
4.1. Статический временной анализ асинхронных схем с обратными связями 99
4.2. Проектирование Liberty-моделей дополнительных элементов 101
4.3. Применение Liberty-моделей дополнительных элементов для статического временного анализа самосинхронных конвейерных схем 107
4.4. Выводы к Главе 4 109
Глава 5. Разработка самосинхронного конвейерного сопроцессора 111
5.1. Синтез самосинхронной реализации блока умножения с накоплением 111
5.2. Моделирование и верификация блока FMA 114
5.3. Статический временной анализ блока FMA 121
5.4. Сравнительный анализ методик проектирования самосинхронных конвейерных сопроцессоров, и исследование диапазона эксплуатации самосинхронного блока FMA 122
5.5. Выводы к Главе 5 129
Заключение 131
Список литературы
- Анализ методов синтеза самосинхронных автоматов
- Проектирование RS-защелки
- Создание метода двухканального перекрестного преобразования реализаций логических функций по синхронному прототипу
- Проектирование Liberty-моделей дополнительных элементов
Анализ методов синтеза самосинхронных автоматов
Область применения проектируемых цифровых схем часто определяет выбор технологического процесса и технологии изготовления электронных схем, выбор схемотехнических приемов и методик проектирования, а также реализацию логической модели схем, и архитектуру. От сделанного выбора также зависит сложность и продолжительность разработки микросхемы.
По принципу построения все цифровые схемы можно разделить на синхронные, в которых обработка информации координируется тактовым импульсом от внешнего генератора, и асинхронные, в которых обработка информации производится под управлением внутренних событий в схеме. Используют также и смешанное синхронно-асинхронное тактирование. синхронных схемах существует тесная связь между протеканием переходных процессов и физическим временем, поскольку все переходные процессы в схеме запускаются внешним тактовым импульсом. то же время, в асинхронных схемах продолжительность обработки информации недетерминирована в отсчетах физического времени, поскольку связана с протеканием переходных процессов в самой схеме, которые, в свою очередь, зависят от множества факторов: температуры, питания, физических свойств проводников и диэлектрика, накопленной дозы радиации [5], и т.д. этой связи целесообразно ввести понятие логического времени [6], один отсчет которого соответствует шагу алгоритма обработки информации. Устройство можно представить как систему взаимодействующих автоматов Мура [7] (автомат Мили [8] может быть построен по автомату Мура [9]). Асинхронный автомат работает в собственном логическом времени, протекание которого в физическом времени может иметь переменную скорость, если бы мы попытались измерить эту скорость часами. то же время, логическое время в синхронном автомате протекает с постоянной скоростью в физическом измерении. Таким образом, управляя течением логического времени возможен переход от синхронной работы устройства к асинхронной, и наоборот. С использованием синхронного и асинхронного принципов координации обработки информации в устройствах стало возможным построение целого ряда как чистых, так и смешанных синхронно-асинхронных систем: полностью синхронных, глобально синхронных локально асинхронных (LAGS - Locally Asynchronous Globally Synchronous) [10], глобально асинхронных локально синхронных (GALS -Globally Asynchronous Locally Synchronous) [11], а также глобально асинхронных локально произвольных (GALA - Globally Asynchronous Locally Arbitrary) [12,13].
Рассматривая устройство микропроцессора как систему взаимодействующих блоков, можно составить классификацию систем (таблица 1.1) по способу синхронизации блоков на глобальном уровне, и внутренней синхронизации блоков (на локальном уровне).
Одним из перспективных направлений является разработка электроники для сверхвысоких и сверхнизких температур, а также для работы при пониженном или нестабильном напряжении питания. Разработка для нестандартных условий эксплуатации является более сложной, чем для коммерческих применений. частности, параметры моделей транзисторов измеряются фабрикой только для узкого диапазона температур, в расчете на коммерческое и промышленное применение. виду отсутствия измеренных значений характеристик транзисторов при выходе за указанный диапазон, в расчетах вынужденно используется интерполяция, и значительно снижается точность.
Синхронные микросхемы проектируются в расчете на ограниченный диапазон используемых температур и напряжений питания, поскольку все переходные процессы в схеме, задержки которых зависят, в том числе, и от температуры и напряжения питания, должны завершиться за период тактового импульса. Тактовый импульс подменяет собой событие окончания переходных процессов в схеме, и если какой либо процесс оказывается не завершенным к приходу тактового импульса, схема сбивается. Диапазон эксплуатации ограничен сверху расчетом на наихудший случай: микросхема проектируется таким образом, чтобы во всем диапазоне эксплуатации задержки сигналов не превышали периода тактового импульса (условие установки сигнала - setup). Нижняя граница диапазона эксплуатации определяется минимальными задержками в схеме, при которых выполняется условие удержания (hold) сигнала на входе триггера после прихода фронта тактового импульса. Любой внешний фактор, влияющий на задержки сигналов в большую или меньшую стороны, уменьшает диапазон эксплуатации синхронной схемы.
Проектирование синхронных схем для пониженного потребления также имеет ограничения. Несмотря на то, что модели транзисторов позволяют точно смоделировать поведение схемы почти при любом напряжении питания, большинство используемых САПР в цифровом маршруте проектирования используют линейное представление переходных характеристик переключения сигналов. Линейная модель переключения сигналов может использоваться только при полном открытии транзисторных переходов. Понижение напряжения питания схемы до порога открытия транзисторов значительно уменьшает точность линейной модели переходных процессов и расчетов в САПР.
Таким образом, функционирование синхронной схемы зависит от точности расчетов при проектировании, заложенного запаса на наихудший случай, а также внешних факторов, влияющих на задержки в схеме.
Поскольку асинхронные схемы более сложные в проектировании, их используют в основном в тех задачах, где применение синхронных схем по ряду причин осложнено или невозможно. Существует несколько видов асинхронных схем. Наиболее перспективными для сложных условий эксплуатации являются самосинхронные схемы, поскольку не зависят от задержек в элементах, и, таким образом, устойчивы к изменению внешних факторов.
Проектирование RS-защелки
Статический временной анализ использует представление схемы в виде графа [66]. ершинами графа являются входы и выходы блоков и элементов, а ребрами -соединения между элементами, а также связи внутри элементов, которые называются дугами (arc) [65]. Граф не является динамической моделью схемы, но позволяет оценить минимальную и максимальную длительность переходных процессов в схеме.
Граф строится автоматически на основе спецификации в виде нетлиста и Liberty-моделей библиотечных элементов. Нетлист представляет иерархическое описание схемы в виде блоков. ходы и выходы блоков используются как вершины графа, а соединения как ребра. Библиотечные элементы являются самым нижним уровнем иерархии нетлиста, а их Liberty-модели представляют собой готовые фрагменты графа. частности, Liberty-модель содержит информацию о входах и выходах элемента, представляемых в виде вершин графа, а также информацию о дугах между входами и выходами, представляемых в виде ребер графа.
Арки бывают нескольких типов. По признаку использования синхронизации в элементе, дуги делятся на синхронные и асинхронные. По умолчанию, асинхронные дуги при построении графа не участвуют, и анализ асинхронных путей сигналов не производится. Это объясняется редким использованием асинхронных элементов при проектировании, и усложнением расчетов ввиду роста числа анализируемых путей. зависимости от функции элемента, полярность входного сигнала может инвертироваться или не инвертироваться, а соответствующая входному сигналу дуга должна быть инвертирующей или не инвертирующей. К примеру, функция ИЛИ-НЕ инвертирует полярность входных сигналов, а функция ИЛИ не инвертирует. некоторых функциях инверсия входного сигнала при прохождении через элемент не определена. Примером может служить функция элемента исключающее ИЛИ (XOR), в котором инверсия дуг от входов до выхода не определена. При проведении анализа дуги с неопределенной инверсией, требуется рассмотрение двух сценариев: в одном случае сигнал меняет полярность, а в другом не меняет.
По своему назначению, дуги также делятся на функциональные и контрольные. ункциональные дуги предназначены для построения пути сигнала и содержат задержку распространения. Контрольные дуги не используются при построении пути сигнала, и соединяют две вершины - контрольную и контролирующую. Контрольная дуга используется для проверки нарушений установки (setup, recovery) и удержания (hold, removal) контролируемого сигнала по отношению к приходу контролирующего сигнала. Контролирующим сигналом в синхронных схемах является тактовый импульс, а контролирующей вершиной - тактовый вход D-триггера, или вход разрешения синхронной защелки. Контрольной вершиной может быть информационный вход, или вход сброса синхронного D-триггера. Примером контрольной дуги в асинхронном элементе может служить контроль за временем установки высокого уровня сигнала R перед установкой низкого уровня сигнала S на входах RS-защелки. Эта проверка необходима, поскольку установка низкого уровня сигнала на двух управляющих входах RS-защелки недопустимо, а установка низкого уровня сигнала на одном из управляющих входов возможна только при условии, что на втором входе некоторое время установлен высокий уровень сигнала. синхронной схеме источником всех переходных процессов является тактовый вход схемы. Путем (path) сигнала называется траектория распространения переходного процесса от источника (тактового импульса), проходящая по ребрам графа через его вершины. Точкой окончания переходного процесса, как правило, является вершина графа, представляющая вход данных синхронного D-триггера или защелки. Если все пути сигналов имеют окончание, то такой граф является ациклическим, и может использоваться при анализе. Если в графе присутствуют циклические траектории, то часть путей сигналов не детерминирована, и они не могут анализироваться.
Рассмотрим пример графового представления синхронной схемы (рис. 1.13, а): Рисунок 1.13. Графовое представление (Ь) синхронной схемы (а) в САПР У графа на рис. 1.13, два типа ребер: функциональные, имеющие задержку - показаны обычными стрелками, контрольные - показаны пунктирными стрелками.
Путь сигнала может состоять только из функциональных ребер, значения задержек которых составляют суммарную задержку сигнала. Задержки ребер, являющихся дугами внутри элемента, рассчитываются на основании таблиц в Liberty-модели элемента. Задержки ребер, представленных проводами между элементами, рассчитываются с использованием выбранной RC-модели, в зависимости от этапа разработки.
На этапе синтеза чаще всего применяют wireload-модель [67] задержек проводов. Эта модель в качестве задержки провода использует константную задержку, которая берется из библиотеки и ранжируется в зависимости от размера проектируемой схемы. Таким образом, все задержки проводов в блоке являются усредненными, а разброс задержек в середине и на краю блока не учитывается. Если схема имеет иерархию, то блоки разного уровня могут использовать разные wireload-модели, в зависимости от своего размера.
Также на этапе синтеза существует и более точная методика расчета проводов, приближающаяся к реальным задержкам. Эта методика строит виртуальную топологию блока с размещением элементов, и оценкой длин проводов. В отличие от wireload-модели, эта методика учитывает краевой разброс задержек в проводах и возможную расстановку элементов.
При проектировании топологии появляется возможность точно рассчитать задержку провода. В расчетах используется модель Элмора [68], представляющая собой цепь из последовательно соединенных резисторов, составляющих сопротивление провода, с включенными между ними паразитными емкостями, соединенными с землей. Каждый участок сопротивления провода может учитывать разброс технологического процесса и толщину используемого металла. Значения паразитных емкостей также вычисляются исходя из разброса тех. процесса, используемых металлов и толщины диэлектрика.
На рис. 1.13 пути сигналов начинаются на входах схемы (А, В), на источнике тактового импульса (Clock), и заканчиваются на выходе схемы (Y), и на информационных входах триггеров (U1 :С, Ш:С или U4:C). При построении графа разрешается искусственно достраивать ребра, моделирующие внешнюю среду (рис. 1.14):
Создание метода двухканального перекрестного преобразования реализаций логических функций по синхронному прототипу
Управление (сигнал С1 на рис. 3.12) работой нечетных автоматов показано на диаграмме как ТІ, а четных автоматов - как Т2. Передний и задний фронты сигналов ТІ и Т2 имеют задержку друг относительно друга на время d2 и dl соотв. Время dl 79 задержка срабатывания обратной связи синхростратума при переходе в рабочую фазу. Задержка 62 возникает при переходе автомата в фазу хранения и складывается из задержки срабатывания схемы индикации окончания переходных процессов на информационных входах автомата (рис. 3.11), и задержки обратной связи. Полученный режим работы аналогичен двух фазовому управлению в синхронном прототипе (рис. 3.2) при условии, что прототип реализован с использованием защелок.
Таким образом, разработана улучшенная схема модуля синхростратума для волновой обработки информации [73], позволяющая повысить заполнение автоматов волнами информации в наиболее производительном стационарном режиме работы до У2, что в 2 раза превышает этот показатель у оригинальной схемы синхростратума (рис. 1.9). Подана заявка на изобретение [74].
Основным отличием нового метода от перекрестной реализации является работа не с функциями, а с реализациями функций в виде нетлиста синхронной схемы-прототипа. Это отличие позволяет использовать широкие возможности САПР синтеза, вместо минимизации функций полностью вручную или с привлечением весьма ограниченного в возможностях инструмента Espresso.
Реализация исходной логической функции, полученной с использованием автоматического синтеза синхронной схемы прототипа в САПР, может содержать функциональные и логические состязания. ункциональные состязания устраняются перекрестной реализацией, поскольку получившиеся двойственные функции обладают свойством монотонности [38], при условии двухфазовой дисциплины смены рабочих и спейсерных наборов на входах. Реализации полученных в результате перекрестной реализации двойственных функций могут быть не свободны от логических состязаний. Разработана методика устранения логических состязаний в реализациях двойственных функций, служащая дополнением к перекрестной реализации.
Рассмотрим схемную реализацию двойственных функций прямого и инверсного каналов (полученных перекрестной реализацией), содержащую промежуточные сигналы {АьАо} и {ВЬВ0}, и пару элементов с собственными функциями {F AjAB,,, F0 = А 7д }. Предположим, в результате перекрестной реализации на входах этих элементов оказались сигналы с разными спейсерами. Пусть пара промежуточных сигналов {АьАо} имеет спейсер {00}, а пара сигналов {ВЬВ0} имеет спейсер {11}. этом случае пара функций {FbF0} не является парафазной. Смена входных наборов с рабочего на спейсерный приведет к логическим состязаниям, которые устраняются, к примеру, добавлением инверсий в переменные В і и В0, меняя, таким образом, спейсерный набор с {11} на {00}. Простое добавление инверсий невозможно, ввиду изменения самих функций, но можно использовать двуканальный буфер [75] (рис. 3.16), который позволяет менять спейсерный набор у пары сигналов, но не затрагивает рабочие наборы. Так, входной рабочий набор {01} позволяет получить и на выходе {01}, а входной набор {10} дает на выходе {10}. При этом входной спейсерный набор {11} транслируется в {00} на выходе, и наоборот.
На рис. 3.16 показан шаблон замены буферного элемента для перекрестной реализации функции, заданной в виде нетлиста. Шаблон получен следующим образом. Перекрестная реализация заменяет входной провод А на пару {А1 = А, АО =А }, а выходной провод Y на {Yl = Y, Y0 = Y}. Буферный элемент можно представить как два инвертора, причем инвертор в перекрестной реализации может быть заменен на перекрестье проводов (шаблон на рис. 1.4, с), поскольку в парафазном коде инверсией рабочего набора {10} является набор {01}. Схема на рис. 3.16 получится, если при перекрестной реализации первый из составляющих буферный элемент инверторов заменить на перекрестье проводов, а второй инвертор поместить в оба канала без изменения.
Добавление двуканального буфера (рис. 3.16) вносит изменения сразу в обе функции прямого и инверсного канала, но не меняет таблицы истинности при подаче рабочих наборов на их входы. Применение описанного приема к рассмотренным ранее функциям {FbF0} эквивалентно использованию подстановок В0 = Д и В, =В0, которые позволяют осуществить преобразование: F, = А, лВ0 = А, лД, и F0=A7VB = A0VB7. Полученные функции не содержат состязаний при смене рабочих и спейсерных наборов на входах {А1,А0} и {В0,В1}, поскольку в фазе спейсера на входы элементов 2И-НЕ и 2ИЛИ-НЕ подаются одинаковые спейсерные наборы, и функции элементов являются монотонными на этих наборах. следствие достигнутой монотонности функций элементов, пара выходных проводов {Fi,F0} становится парафазной. Таким образом, найден универсальный прием, позволяющий менять (инвертировать) спейсерные наборы на входах парных элементов прямого и двойственного каналов, не затрагивая логики схемы. Используя указанный прием можно добиться монотонности любой пары функций, полученных перекрестной реализацией.
Инверсия спейсерных наборов может проводиться на различных парах входов элементов прямого и инверсного каналов. ыбор пары входов элементов, на которой будет изменен спейсерный набор, может повлиять на производительность всей схемы, поскольку добавление инверторов вносит дополнительную задержку распространения сигналов. качестве примера, рассмотрим перекрестную реализацию функции Y = AVBAC В виде пары функций, не обладающих монотонностью, несмотря на удвоение входных переменных (рис. 3.17):
Проектирование Liberty-моделей дополнительных элементов
Для получения максимального заполнения информацией блока STFMA, в начальный момент времени установлено разрешение загрузки, и запрещена выгрузка. Выход Счетчика импульсов переведен в режим управления блоком STFMA от запросов Тактового генератора. Запуск теста показал, что после записи 4х волн информации схема перестает реагировать на запросы Тактового генератора, что означает достижение максимальной наполненности информацией.
Для опустошения конвейера можно использовать окончание предыдущего теста, в котором конвейер полностью заполнен информацией и перестает реагировать на запросы Тактового генератора. Затем необходимо запретить загрузку, и разрешить выгрузку с помощью мультиплексоров в управлении (рис. 5.3). Последующее моделирование показало, что с выхода конвейера были выгружены 4 волны информации, и конвейер перестал отвечать на запросы со стороны выгрузки. Таким образом, конвейер не содержит волн информации.
Стационарный режим работы моделирует работу STFMA в составе системы взаимодействующих блоков. Наиболее простой способ эмуляции стационарного режима заключается в замыкании входного и выходного управляющего интерфейсов исследуемого блока. этом случае внешняя среда записи и чтения моделируется интерфейсами самого блока, а блок работает в автономном стационарном режиме. Перед включением автономного режима работы, блок STFMA необходимо предварительно наполнить информацией. Для этого в начальный момент времени необходимо разрешить загрузку и выгрузку с помощью мультиплексоров в управлении (рис. 5.3), а Счетчик импульсов должен быть запрограммирован на заполнение конвейера заданным числом волн информации. Пустой, либо полностью заполненный конвейер работать не может, поэтому использовано три варианта наполненности конвейера - %, У2 и 3/4. Тест начинается с наполнения конвейера информацией, затем срабатывает Счетчик и замыкает управление синхростратума, переводя блок STFMA в автономный режим работы. Через некоторое время информация равномерно распределяется в стадиях конвейера, и исследуемый блок выходит на стационарный режим работы. ходные воздействия продолжают обновляться во время фазы спейсера на информационных входах конвейера. Результаты тестирования приведены в таблице 5.2, измерения проведены следующим образом (рис. 5.4):
На рисунке показана временная диаграмма работы сигналов управления. Положительный уровень Запроса записи (рис. 5.4) означает запись волны информации. Записанные волны помечены индексами как Wt, Wt+i и т.д. Передний фронт Готовности чтения означает готовность информации на выходе блока. олны информации на выходе помечены индексами как Rt_2, Rt-i и т.д. Для вычисления производительности необходимо измерить период чередования импульсов запроса записи или готовности чтения. Задержка обработки информации схемой вычисляется как разница между передними фронтами импульсов записи и ответа на чтение, принадлежащими одной волне информации. предыдущих тестах использовался автономный режим работы блока STFMA с постоянным значением наполненности конвейера и моделированием внешней среды, где в качестве источника и приемника информации выступал сам исследуемый блок. Для достижения максимальной производительности в стационарном режиме работы, необходимо изменить тестовое окружение таким образом, чтобы внешняя среда не оказывала влияние на производительность исследуемого блока STFMA(pnc. 5.5).
Тестовое окружение для исследования максимальной производительности блока STFMA начальный момент времени конвейер пуст, но через некоторое время заполняется информацией. Поскольку загрузка и выгрузка информации осуществляется с минимальной задержкой, то производительность получившейся системы не ограничена извне. Таким образом, в установившемся стационарном режиме работы достигается максимально возможная производительность. Измеренные значения производительности и задержки информации от входа до выхода конвейера приведены в таблице 5.2.
Для расчета наполненности конвейера в полученном стационарном режиме
работы необходимо разделить задержку информации от входа до выхода конвейера на период следования импульсов записи (или чтения), а затем результат разделить на число стадий (4). Получено значение наполненности Стах= 48%. Поскольку задержка внешней среды в используемом тесте приравнена к нулю, режим максимальной производительности является в какой то мере синтетическим и не отражает поведения схемы в реальной системе. Используемая схема модуля синхростратума имеет различное время выработки сигнала обратной связи в рабочей фазе и фазе спейсера. результате, фаза спейсера оказывается короче рабочей фазы. Поэтому замыкание управления на выходе блока меняет динамику продвижения волн информации, и не соответствует поведению схемы в реальной системе. Наиболее приближенный к реальности режим максимальной производительности соответствует тесту с автономным включением блока и наполнением У2 (326 МГц).
Таким образом, с помощью функционального моделирования можно провести верификацию соответствия функций у синхронного прототипа, и полученной с помощью трансляции самосинхронной схемы. Поскольку все возможные комбинации входных информационных наборов проверить нельзя, использован генератор случайных наборов. Для исследования свойств самосинхронной конвейерной схемы с волновой обработкой информации необходимо использовать схему с замыканием интерфейсов записи и чтения между собой, требующей предварительной загрузки нескольких волн информации перед замыканием. о всех исследуемых схемах получены разные значения производительности и задержки информации с входа конвейера до выхода, но только схема автономного включения отражает реальное поведение самосинхронного блока в системе. Таким образом, производительность исследуемых самосинхронных схем ограничена пропускной способностью самой медленной стадии, и напрямую зависит от наполненности конвейера информацией, и от производительности соседних автоматов в системе