Содержание к диссертации
Введение
ГЛАВА 1. Анализ основных алгоритмови структур блоков выполнения арифметических операций 10
ГЛАВА 2. Математическая модель устройства с последовательным переносом, выполняющего арифметические операции в прямых кодах 25
2.1. Способ представления и кодировка чисел при выполнении арифметических операций 25
2.2. Блок ввода и шифрации чисел 27
2.3. Блок результата .28
2.4. Искусственный нейрон 31
2.5. Модуль ускоренного умножения 36
2.6 Математическая модель сумматора-вычитателя чисел с фиксированной точкой 40
2.7 Выводы по главе 45
ГЛАВА 3. Архитектура, алгоритм управления и моделирование работы специализированного сумматора-вычитателя на нейронах 46
3.1 Параллельный сумматор-вычитатель на нейронах со сквознымпереносом 46
3.2. Работа параллельного сумматора-вычитателя на нейронах со сквозным переносом 48
3.3. Блок-схема алгоритма управления параллельного сумматора-вычитателя на нейронах со сквозным переносом .49
3.4.Результаты моделирования работы параллельного сумматора-вычитателяна нейронах со сквозным переносом 53
3.5. Выводы по главе .60
ГЛАВА 4. Структурные схемы блоков параллельного сумматора-вычитателя 61
4.1. Описание параллельного сумматора-вычитателя на нейронах со сквозным переносом 61
4.2. Оценка быстродействия разработанного устройства и альтернативных схемотехнических решений сумматоров .76
4.3.Выводы по главе 80
5.Заключение .82
Список использованных источников
- Блок ввода и шифрации чисел
- Математическая модель сумматора-вычитателя чисел с фиксированной точкой
- Блок-схема алгоритма управления параллельного сумматора-вычитателя на нейронах со сквозным переносом
- Оценка быстродействия разработанного устройства и альтернативных схемотехнических решений сумматоров
Введение к работе
Актуальность работы. Очевидно, что компьютерные технологии сделали гигантский шаг вперед от момента своего рождения до настоящего времени. ЭВМ стали намного более производительными, компактными, надежными и доступными, благодаря чему стало возможным их внедрение практически во все области человеческой деятельности. Однако основным вектором перспективных исследований и разработок элементов и устройств вычислительной техники и систем управления остается повышение их быстродействия при выполнении арифметических операций, что определяет один из основных аспектов актуальности темы диссертации.
Основная решаемая задача диссертационного исследования заключается в минимизации затрат времени при выполнении операций сложения-вычитания при приемлемых аппаратных затратах и других метрических показателей и разработке структурно-функциональной организации устройства сложения-вычитания.
В связи с развитием вычислительной техники задача повышения быстродействия доминирующей базовой операции сложения (вычитания) путем создания специализированных вычислительных устройств, является актуальной. Основными критериями, варьируемыми при выборе той или иной схемы, являются: сложность реализации комбинационных схем модулей; быстродействие специализированных арифметических устройств; аппаратные затраты по реализации спецпроцессоров; потребляемая мощность вычислительных устройств.
Для решения этой задачи диссертационного исследования имеются необходимые предпосылки и основания. Проблеме создания высокоскоростных арифметических устройств и их алгоритмическому обеспечению посвятили свои работы Каляев А.В., Бандман О.А., Бойков В.Д., Ачасова С.Н., Смолов В.Б., Kung N.T., Bооk R.V и т.д. Опыт международного компьютерного сообщества показал, что традиционные средства выполнения арифметических операций имеют потенциал повышения уровня эффективности в условиях возросших требований к скорости обработки данных.
В теоретическую часть диссертации включены: анализ современного состояния исследований и разработок быстродействующих арифметических устройств, разработка математических аспектов выполнения операций, создание имитационной модели процессов обработки чисел в формате с фиксированной запятой и быстродействующего устройства сложения-вычитания, а также алгоритм его работы.
Практическая часть работы содержит схемные реализации компонентов устройства сложения-вычитания, программные средства имитационного моделирования и результаты экспериментальных исследований.
Работа выполнена в рамках НИР по гранту Президента РФ МД-2218.2011.8 «Теоретические основы и принципы построения параллельных логических мультиконтроллеров с распределенным аппаратным межмодульным взаимоконтролем коммуникационной среды», выполняемых в ЮЗГУ.
Целью работы является повышение скорости выполнения операций сложения-вычитания в прямых кодах путем создания структурно-функциональной организации вычислительного устройства на основе формальных нейронов и алгоритма его работы.
В соответствии с этой целью ставятся следующие частные задачи:
-
Проведение анализа существующих методов повышения быстродействия выполнения арифметических операций над двоичными числами и способов их реализации на аппаратном уровне. Обоснование основных направлений исследований.
-
Разработка математической модели арифметического вычислителя на формальных нейронах.
-
Создание алгоритма работы арифметического вычислителя на элементах нейронной логики.
-
Разработка структурных и функциональных схем устройства и блоков арифметического вычислителя на формальных нейронах.
-
Разработка функциональной схемы определения межразрядного сквозного переноса на мажоритарных элементах; функциональной схемы одноразрядного сумматора-вычитателя на пороговых элементах и их экспериментальное исследование.
Объектом исследования являются арифметические устройства компьютеров и вычислительных систем.
Предмет исследования - математические основы, структурно-функциональная организация и алгоритмы функционирования арифметических устройств.
Методы исследования. Для решения поставленных задач в работе использовалась теория проектирования устройств ЭВМ, теория нейронных сетей, методы математического моделирования, теория алгоритмов.
Результаты, выносимую на защиту, и их научная новизна:
-
Математическая модель арифметического вычислителя на нейронах, отличающаяся применением мажоритарных, пороговых и нейронных элементов в блоках устройства, которые работают в полную нагрузку и полном объеме, и обеспечивающая работу специализированного арифметического устройства с максимальным быстродействием.
-
Модификация алгоритмов сложения чисел в прямых кодах, отличающаяся применением межразрядных сквозных переносов - заёмов при суммировании и вычитании двоичных чисел, и позволяющая повысить быстродействие выполнения арифметических операций.
-
Структурно-функциональная организация арифметического устройства, отличающаяся применением сети формальных нейронов в устройстве сумматора-вычитателя для реализации ускоренного сквозного переноса; схемотехнические решения блоков устройства, каждое из которых обеспечивает уменьшения времени задержки выполнения арифметических операций. Разработанное устройство защищено патентом РФ. (Решение о выдаче патента на изобретение Федеральной службы по интеллектуальной собственности от 16.04.2014. – № 2012141444/08(066747); заявка 27.09.2012; опубл. 27.07.2014.
-
Синтезированые быстродействующие схемы всех компонентов устройства суммирования-вычитания, одноразрядного сумматора-вычитателя на пороговых элементах со скоростной схемой реализации сквозного межразрядного переноса-заёма и результаты сопоставительного анализа и имитационного моделирования.
Достоверность результатов диссертационной работы обеспечивается корректным и обоснованным применением положений и методов модификации алгоритма соложения чисел в прямых кодах; теорий: графов, проектирования цифровых устройств, а также подтверждается результатами программного моделирования с использованием зарегистрированных в установленном порядке программных средств и экспертизой Роспатента.
Практическая ценность диссертационной работы состоит в следующем:
-
Разработано специализированное быстродействующее вычисли-тельное арифметическое устройство, которое может быть применено для вычисления суммы и разности двоичных чисел в прямых кодах, а также в качестве сопpоцессоpа в составе супер-ЭВМ, пригодное для постановки НИОКР.
-
Специальное арифметическое устройство можно использовать в распределенных системах, как специальный модуль в вычислительной открытой развиваемой асинхронной модульной системе "ВОРАМС", МАРС.
-
Созданная имитационная модель позволяет оценить быстродействие алгоритма сложения чисел в прямых кодах, быстродействие вычислительного арифметического модуля, определение и применении межразрядного сквозного переноса-заёма при вычислении суммы и разности двоичных чисел.
Результаты диссертационной работы найдут применение в создании высокопроизводительных арифметических процессоров, системах цифровой обработки сигналов в реальном времени, системах управления и т.д.
Соответствие паспорту специальности. Область проведенных научных исследований соответствует следующим областям специальности 05.13.05 - Элементы и устройства вычислительной техники и систем управления:
П.2. Теоретический анализ и экспериментальное исследование функционирования элементов и устройств вычислительной техники и систем управления в нормальных и специальных условиях с целью улучшения технико-экономических и эксплуатационных характеристик.
П.3.Разработка принципиально новых методов анализа и синтеза элементов и устройств вычислительной техники и систем управления с целью улучшения их технических характеристик.
Апробация работы. Результаты работы докладывались на XI международной научно-технической конференции «Оптико-электронные приборы и устройства в системах распознавания образов, обработки изображений и символьной информации», РАСПОЗНАВАНИЕ – 2013, Курск, Российская Федерация, 17–20 сентября 2013 года; I всероссийской научно-практической конференции «Инфокоммуникации и информационная безопасность: состояние, проблемы и пути решения», Курск, Российская Федерация, 24–26 апреля 2014 года в ФГБОУ ВПО «Юго-Западный государственный университет».
Результаты работы внедрены в автоматизированной системе управления производством ОАО «Геомаш», а так же учебный процесс 2, 3 и 4 -ых курсов по дисциплинам «Организация ЭВМ и систем», «Аппаратные средства защищённых вычислительных систем», «Вычислительные системы, сети и телекоммуникации» и «Архитектура ЭВМ и систем» кафедр «Защита информации и системы связи» и «Информационные системы и технологии» Юго-Западного государственного университета.
Публикации. Результаты, полученные в диссертационной работе, нашли отражения в 7 печатных работах, входящих в перечень ВАК, и одном патенте на изобретение.
Личный вклад в работы, написанные в соавторстве состоят в следующем: в работе [1] разработал структурную схему умножителя, описал работу блоков схемы, написал введение и заключение статьи, в работе [2] написал введение, разработал алгоритм и описал работу структурной схемы устройства, в работе [3] выполнил описание алгоритма работы ускоренного умножителя, сформировал алгоритм и написал введение и заключение, в работе [4] разработал и выполнил описание блок-схемы алгоритма работы устройства, описал работу цифрового устройства, в работе [5] написаны разделы функционирования работы блоков устройства, в работе [6] составил структурную схему устройства выполнения логических операций, написал заключение статьи, в работе [7] произвел патентный поиск на заданную тему, разработал блок-схему алгоритма работы устройства и описал ее работу, составил структурные схемы блоков автомата и описал работу блоков, написал заключение заявки на изобретения.
Структура и объём работы. Диссертационная работа состоит из введения, четырех глав, заключения, списка использованных источников и двух приложений, изложена на 107 страницах , содержит 20 рисунков и 5 таблицы, 84 наименований библиографии.
Блок ввода и шифрации чисел
В связи с непрекращающимся развитием вычислительной техники задача оптимизации вычислительных блоков, в том числе выполняющих основные арифметические операции (сложение, вычитание, умножение и деление), является актуальной. Существует довольно большое количество проведенных исследований по данному вопросу. Разработчик вычислительной системы, в зависимости от поставленных перед ним целей, может выбрать существующую структуру. Основными критериями, варьируемыми при выборе той или иной схемы, может стать сложность реализации, быстродействие, аппаратные затраты, потребляемая мощность. Ниже рассмотрены основные алгоритмы и структуры блоков выполнения арифметических операций.
Для начала рассмотрим существующие решения, касающиеся блоков сложения. В наиболее простом случае параллельный сумматор представляет собой n одноразрядных сумматоров, последовательно соединенных цепями переноса от младших разрядов к старшим. Очевидно, что быстродействие такой схемы относительно невелика, т.к. формирование сигнала суммы и переноса в i-м разряде возможно только после поступления сигнала переноса с (i-1)-го разряда. Следовательно, чем меньше время распространения сигнала по цепи переноса, тем выше быстродействие сумматора. Поэтому особое внимание при построении параллельного сумматора уделяется цепи организации переноса[1].
Сумматор с пропуском переноса[2] – это, по существу, результат повышения скорости распространения переноса в обычном сумматоре с последовательным переносом,но при этомне вычисляются значения переноса в тех разрядах, через которые сигнал переноса проходит не меняясь. Предположим, необходимо сложить два числа, представленные следующими двоичными шаблонами:.Любой перенос, возникающий при сложении битов 0-2, не меняя значения, пройдет через биты 3-8 и примет участие в сложении битов 9-12. Таким образом, перенос в восьмой разряд равен переносу в третий разряд, и, следовательно, этапы вычисления переноса в разрядах с 3-7 можно пропустить.
Сумматоры с одновременным переносом вычисляют биты переноса до начала суммирования, что позволяет снизить время получения результата. Такое снижение достигается за счет того, что сигнал в цепи переноса проходит всего через два логических уровня. Такой способ построения цепей переноса характеризуется быстрым ростом количества элементов с увеличением разрядности слагаемых. Поэтому часто прибегают к варианту с разбитием разрядов сумматора на группы по m разрядов в каждой. Такие сумматоры называются сумматорами с групповым (частично-групповым) переносом. При этом между группами могут использоваться последовательный, либо параллельный перенос.
Манчестерский сумматор является наиболее популярной схемой динамическогосумматора с одновременным переносом. Обладает быстрой, простой и систематичной структурой, подходящей для реализации в больших интегральных схемах (БИС). Рекурсивный характер вычисления переноса в манчестерском сумматоре позволяет разрабатывать элементы с множеством выходов, которые демонстрируют лучшее быстродействие и занимают меньшую площадь, чем при использовании аналогичных элементов с одним входом. Рекурсивный характер связей заключается в том, что логика вычисления каждого значения переноса содержит логику, используемую для генерации предыдущих переносов. Манчестерский сумматор генерирует промежуточные значения переносов, используя отводы тех элементов, которые вычисляют старший бит переноса. Не все серии логических элементов имеют внутренние узлы, однако, комплементарная структура металл-оксид-полупроводник (КМОП) - имеет и является основным примером серий, используемых при построении манчестерского сумматора. Основным минусом данного сумматора является то, что время распространения переноса с ростом разрядности увеличивается намного быстрее, чем у других схем с одновременным переносом. В связи с этим разрядность манчестерского сумматора редко превышает 4 бита.
КонцепциясумматораКогга-Стоунабылаописанавработе [3].
Количество логических уровней данного сумматора составляет O(log2(n)). Схема является прототипом для построения быстродействующих сумматоров в промышленности.Улучшения оригинальной реализации включают увеличение основания и степени разреженности сумматора. Основание сумматора устанавливает, сколько результатов вычислений с предыдущего уровня используется при вычислении на следующем уровне. Первоначальная реализация имеет основание 2, хотя, возможно создать сумматор с основанием 4 и выше. Это увеличит потребляемую мощность и задержку сигнала на каждом уровне, но общее количество уровней сократится. Разреженность сумматора определяет, сколько битов переноса генерируется деревом переноса. Сумматор, который генерирует каждый бит переноса, имеет разреженность 1, каждый второй - разреженность 2, каждый четвертый - 4. Полученные переносы затем используются как входные переносы для сумматоров с последовательным переносом или некоторых других сумматоров меньшей разрядности, которые получают окончательный результат. Увеличение разреженности приводит к сокращению общего числа вычислений и может снизить количество связей.
Математическая модель сумматора-вычитателя чисел с фиксированной точкой
Из описанной выше последовательности выполняемых арифметическим устройством операций следует, что при выполнении умножения двоичных n-разрядных чисел результатом будет 2n-разрядное двоичное число, а для получения результата умножения необходимо выполнить в общем случае nсдвигов. Представленная выше схема умножения описывает выполнение данной операции от младших разрядов к старшим, умножение можно выполнять и от старших разрядов к младшим, изменив лишь сдвиг регистров на противоположный [45].Кроме того, существует два способа добавления результата частичного произведения: сдвигать регистр результата на один разряд влево после добавления каждого частичного произведения или добавлять результат частичного произведения, сдвигая его на один разряд вправо при переходе к следующему разряду множителя. Изменение способов сдвига или порядка умножения не влияет на количество выполняемых операций, следовательно, во всех этих случаях время выполнения умножения будет неизменным.
Для ускорения выполнения операции умножения в данной работе предлагается реализовать анализ не одного младшего бита множителя, а сразу двух бит, в результате чего в общем случае количество сдвигов при умножении n-битных чисел будет равно n/2. Для двух бит существует четыре возможных комбинации значений: 00, 01, 10, 11. Для каждого состояния двух младших бит множителя выполняется определенный набор операций, таким образом, для умножения двух чисел выполняется следующая последовательность действий:
Таким образом, для каждой из комбинаций двух бит можно заранее вычислить соответствующее частичное произведение и впоследствии добавлять полученное значение к промежуточному результату, уменьшив количество сдвигов вдвое, а количество сложений на 1/8 от общего числа данных операций.
При выполнении умножения знак результата определяется независимо от вычисления результата умножения при помощи операции суммы по модулю два. На рисунке 2.4 приводится схема устройства ускоренного умножения.
На рисунке 2.4 содержится блок ввода данных (БВД), при помощи которого выполняется ввод операндов и определяется знак результата умножения. Блок регистра множителя (БРгМЖ) содержит введенный множитель в прямом коде с фиксированной запятой. Блок регистра множимого представлен обозначением БРгМН. Блок дешифратора (БДШ) необходим для анализа младших анализов множителя и определения последующих действий. Блок суммирования БСУМ предназначен для сложения частичных произведений, получаемых после анализа младших разрядов множителя. Блок хранения результата (БХР) содержит полученный результата произведения, а блок управления (БУ) необходим для синхронизации работы устройства [46].
Структурная схема блока ускоренного умножения на нейронах Стоит заметить, что данный метод позволяет увеличить скорость умножения, если анализировать не два младших бита, а три или четыре бита. Сложность реализации в таком случае будет удваиваться при добавлении каждого последующего бита, в результате чего стоимость разработки и сложность полученного устройства существенно возрастает, что делает увеличение числа анализируемых бит менее эффективным.
В данном разделе приводится описание математической модели специализированного арифметического устройства, выполняющего все операции только лишь в прямых кодах. Для ввода и хранения операндов имеется два регистра длины n, состоящих из одного знакового разряда и n-1 цифровых разрядов. Вне зависимости от выполняемой операции входные значения хранятся в виде чисел с фиксированной точкой и не подлежат преобразованию в другие способы представления ни на этапе хранения, ни на этапе вычисления и получения результата,избегая переходов к другим представлениям, что позволяет достичь более высокой скорости арифметического устройства. Результатом выполнения арифметических операций является число с фиксированной точкой. При выполнении сложения и вычитания двух n-разрядных чисел – результат может содержать n+1 разряд. Это необходимо учитывать чтобы избежать переполнения. Знак результата при выполнении сложения и вычитания равен знаку наибольшего по модулю операнда.
Будем рассматривать числа из интервала [0;1). Номером разряда будем считать его расположение после точки в представлении числа с фиксированной точкой, т.е. старшим будет являться разряд с меньшим номером. При выполнении операции сложения и вычитания, для каждого разряда необходимо вычислить результат данного разряда и определить будет ли выполняться перенос (заем) в старший разряд. При выполнении операции сложения значение i-го разряда результата описывается формулой (2.11), где Si - i-й разряд результата суммирования, Аi- i-й разряд первого операнда, Вi - i-й разряд второго операнда, Pi+1 бит переноса, полученный в предыдущем разряде.
Для младшего разряда перенос из предыдущего разряда отсутствует и устанавливается равным нулю.Необходимость учета переноса из предыдущего разряда не позволяет реализовать сложение и вычитание всех разрядов чисел параллельно. Перенос выполняется, когда два и более из трех битов, среди которых перенос из предыдущего разряда, -й разряд первого операнда и і-й разряд второго операнда, равны единице. Перенос Piв старший разряд вычисляется по формуле.
В диссертационной работе в блоке арифметического устройства, выполняющего суммирование и вычитание, предлагается использовать нейросетевой элемент. Его назначение заключается в определении выполняемой операции, сложения или вычитания, данную задачу эффективно решает формальный нейрон с пороговой функцией. Два нейроподобных элемента определяют арифметическую операцию, которую необходимо выполнить сумматору-вычитателю. Нейроны выполняют логические операции суммы по модулю два. Выходной сигнал с выхода второго нейрона вычисляет арифметическую операцию и может быть описан формулой. где CВ – управляющий сигнал, признак операций суммирование или вычитание, ЗнРВ–знаковый разряд второго двоичного числа, ЗнРА–знаковый разряд первого двоичного числа, КОП – код операции.
Формальный нейрон выполняет операцию сложения по модулю два знаковых разрядов операндов и кода операции. Выходное значение равное нулю указывает на то, что необходимо выполнять операцию сложения, а сигнал формального нейрона равный единице соответствует операции вычитания.
Блок-схема алгоритма управления параллельного сумматора-вычитателя на нейронах со сквозным переносом
На входы схем электронных ключей логических элементов И DD14 и DD19 поступает первое двоичное число ПЧ со своим знаком. На входы схем электронных ключей логических элементов с управляющими инверсными входами DD15 и DD18поступает второе двоичное число ВЧ со своим знаком. Выходы схемы электронных ключей логических элементов И DD14 и схемы электронных ключей логических элементов с управляющим инверсным входом DD15 поступают на вход схемы логических элементов ИЛИ DD16. Выходы схемы электронных ключей логических элементов с управляющим инверсным входом DD18 и схемы электронных ключей логических элементов И DD19 поступают на вход схемы логических элементов ИЛИ DD20. Выходная информация двоичные разряды большего числа ДБЧ схемы логических элементов ИЛИ DD16 поступает на вход блока регистра большего числа. Выходная информация двоичные разряды меньшего числа ДМЧ схемы логических элементов ИЛИ DD20 поступает на вход блока регистра меньшего числа. При поступлении первого и второго двоичных чисел ПЧ и ВЧ на вход схемы компаратора, на выходе схемы компаратора СхКОМ формируется отношение операндов. Если на выходе БЛ будет единица, то это означает, что первое число ПЧ больше второго ВЧ по модулю. Остальные выходы схемы компаратора будут равны нулевому значению. Единичный выход схемы компаратора больше БЛ через двухвходовую логическую схему ИЛИ DD13 с первым инверсным входом откроет схему электронных ключей логических элементов И DD14и первое двоичное число ПЧ поступит вход схемы логических элементов ИЛИ DD16. Схема электронных ключей логических элементов с управляющим инверсным входом DD15 будет заперта т.к. управляется инверсным сигналом. С выхода схемы логических элементов ИЛИ DD16 информационный сигнал ДБЧ поступит в блок регистра большего числа. Нулевой выход схемы компаратора меньше МН через двухвходовую логическую схему ИЛИ DD17, поступает на инверсный входсхемы электронных ключей логических элементов с управляющим инверсным входом DD18и откроет ее, и второедвоичное число ВЧ поступит вход схемы логических элементов ИЛИ DD20. Схема электронных ключей логических элементов DD19 будет заперта т.к. управляется нулевым сигналом. С выхода схемы логических элементов ИЛИ DD20 информационный сигнал ДМЧ поступит в блок регистра меньшего числа [55, 56].
Если выходной сигнал схемы компаратора меньше МН будет равен единичному значению, это означает, что второе число ВЧ больше по модулю, чем первое ПЧ. В этом случае необходимо поменять местами входные числа. Единичный выход схемы компаратора через двухвходовую логическую схему ИЛИ DD17, поступает на инверсный входсхемы электронных ключей логических элементов с управляющим инверсным входом DD18и закроетее, и первоедвоичное число ПЧ поступит вход схемы логических элементов ИЛИ DD20. Схема электронных ключей логических элементов DD19 будет открыта т.к. управляется единичным сигналом. С выхода схемы логических элементов ИЛИ DD20 информационный сигнал ДМЧ поступит в блок регистра меньшего числа. Нулевой выход схемы компаратора больше БЛ через двухвходовую логическую схему ИЛИ DD13 с первым инверсным входом запрет схему электронных ключей логических элементов И DD14 и второе двоичное число ВЧ поступит вход схемы логических элементов ИЛИ DD16. Схема электронных ключей логических элементов с управляющим инверсным входом DD15 будет открыта т.к. управляется прямым сигналом. С выхода схемы логических элементов ИЛИ DD16информационный сигнал ДБЧ поступит в блок регистра большего числа. Если первое и второе двоичные числа ПЧ и ВЧ равны по модулю и выполняется операция сложения, то сигнал равенство РВ будет равен единице, а сигналы больше БЛ и меньше МН будут равны нулю. Схемы логических элементовИ DD14 и DD19 будут заперты, а схемы логических элементов И DD15 и DD18 будут открыты. На схемы логических элементов ИЛИ DD16 и DD20 поступит второе двоичное число ВЧ. В этом случае, произойдет сложение двух равных по модулю чисел ВЧ и ВЧ. Знак результата ЗнР всегда будет формироваться с выхода схемы логических элементов ИЛИ DD16, т.к. на выходе этой схемы будет большее по модулю число.
Схема управления работой компараторов содержит: схему электронных ключей логических элементов ИСхИ, выполненную на элементах DD21, DD22, DD23, DD24, схему компараторов СхКОМDD25. Схема управления работой компараторов предназначена для блокирования работы компараторов, если устройством выполняется операция сложения двоичных чисел. При сложении чисел схема компараторов СхКОМ не сравнивает числа. При суммировании чисел, имеющие равные знаковые разряды: оба положительные или оба отрицательные, сравнение чисел не происходит. В этом случае модули двоичных чисел суммируются. Для блокирования работы схем компараторов, на входе схем сравнения применяются электронные ключи, выполненные на логических элементах ИDD21, DD22, DD23, DD24. Входной управляющий сигнал признак суммирования-вычитания СВ поступает параллельно на все управляющие входы логических схем И. На вторые информационные входы элементов И поступают двоичные разряды первого ПЧ и второго ВЧ входных чисел. Выходы схем электронных ключей логических элементов ИСхИ поступают на входы схем компараторов. Если сигнал суммирования-вычитания СВ равен нулевому значению, то схемы электронных ключей логических элементов ИСхИ будут заперты. Двоичные разряды входных чисел на вход схем сравнения не поступают. Сравнение чисел на схеме компараторов не произойдет. Если сигнал суммирования-вычитания СВ равен единичному значению, то схемы электронных ключей логических элементов ИСхИ будут открыты, в этом случае входные двоичные разряды чисел через открытые схемы И поступают на входы схем компараторов, для выполнения операции сравнения чисел. Схема компараторов СхКОМDD25 выполняет операцию сравнения чисел при выполнении операции вычитания. Многоразрядные компараторы строятся на базе одноразрядных компараторов. При этом применяются логические схемы И, ИЛИ. Выходными сигналами схемы управления работой компараторов являются сигналы, которые являются результатом сравнения входных чисел: больше БЛ, равно РВ, меньше МЛ. Применены структурные схемы логических элементов ИЛИ, выполненных на микросхемах DD16 и DD20. Принципиальная схема логических элементов ИЛИ, выполненных на микросхемах DD26, DD27. Схемы электронных ключей логических элементов ИDD14, DD15, DD18, DD19 имеют аналогичную структуру схемам электронных ключей логических элементов И СхИ [56, 57].
Оценка быстродействия разработанного устройства и альтернативных схемотехнических решений сумматоров
На входы схем электронных ключей логических элементов И DD14 и DD19 поступает первое двоичное число ПЧ со своим знаком. На входы схем электронных ключей логических элементов с управляющими инверсными входами DD15 и DD18поступает второе двоичное число ВЧ со своим знаком. Выходы схемы электронных ключей логических элементов И DD14 и схемы электронных ключей логических элементов с управляющим инверсным входом DD15 поступают на вход схемы логических элементов ИЛИ DD16. Выходы схемы электронных ключей логических элементов с управляющим инверсным входом DD18 и схемы электронных ключей логических элементов И DD19 поступают на вход схемы логических элементов ИЛИ DD20. Выходная информация двоичные разряды большего числа ДБЧ схемы логических элементов ИЛИ DD16 поступает на вход блока регистра большего числа. Выходная информация двоичные разряды меньшего числа ДМЧ схемы логических элементов ИЛИ DD20 поступает на вход блока регистра меньшего числа. При поступлении первого и второго двоичных чисел ПЧ и ВЧ на вход схемы компаратора, на выходе схемы компаратора СхКОМ формируется отношение операндов. Если на выходе БЛ будет единица, то это означает, что первое число ПЧ больше второго ВЧ по модулю. Остальные выходы схемы компаратора будут равны нулевому значению. Единичный выход схемы компаратора больше БЛ через двухвходовую логическую схему ИЛИ DD13 с первым инверсным входом откроет схему электронных ключей логических элементов И DD14и первое двоичное число ПЧ поступит вход схемы логических элементов ИЛИ DD16. Схема электронных ключей логических элементов с управляющим инверсным входом DD15 будет заперта т.к. управляется инверсным сигналом. С выхода схемы логических элементов ИЛИ DD16 информационный сигнал ДБЧ поступит в блок регистра большего числа. Нулевой выход схемы компаратора меньше МН через двухвходовую логическую схему ИЛИ DD17, поступает на инверсный входсхемы электронных ключей логических элементов с управляющим инверсным входом DD18и откроет ее, и второедвоичное число ВЧ поступит вход схемы логических элементов ИЛИ DD20. Схема электронных ключей логических элементов DD19 будет заперта т.к. управляется нулевым сигналом. С выхода схемы логических элементов ИЛИ DD20 информационный сигнал ДМЧ поступит в блок регистра меньшего числа [55, 56].
Если выходной сигнал схемы компаратора меньше МН будет равен единичному значению, это означает, что второе число ВЧ больше по модулю, чем первое ПЧ. В этом случае необходимо поменять местами входные числа. Единичный выход схемы компаратора через двухвходовую логическую схему ИЛИ DD17, поступает на инверсный входсхемы электронных ключей логических элементов с управляющим инверсным входом DD18и закроетее, и первоедвоичное число ПЧ поступит вход схемы логических элементов ИЛИ DD20. Схема электронных ключей логических элементов DD19 будет открыта т.к. управляется единичным сигналом. С выхода схемы логических элементов ИЛИ DD20 информационный сигнал ДМЧ поступит в блок регистра меньшего числа. Нулевой выход схемы компаратора больше БЛ через двухвходовую логическую схему ИЛИ DD13 с первым инверсным входом запрет схему электронных ключей логических элементов И DD14 и второе двоичное число ВЧ поступит вход схемы логических элементов ИЛИ DD16. Схема электронных ключей логических элементов с управляющим инверсным входом DD15 будет открыта т.к. управляется прямым сигналом. С выхода схемы логических элементов ИЛИ DD16информационный сигнал ДБЧ поступит в блок регистра большего числа. Если первое и второе двоичные числа ПЧ и ВЧ равны по модулю и выполняется операция сложения, то сигнал равенство РВ будет равен единице, а сигналы больше БЛ и меньше МН будут равны нулю. Схемы логических элементовИ DD14 и DD19 будут заперты, а схемы логических элементов И DD15 и DD18 будут открыты. На схемы логических элементов ИЛИ DD16 и DD20 поступит второе двоичное число ВЧ. В этом случае, произойдет сложение двух равных по модулю чисел ВЧ и ВЧ. Знак результата ЗнР всегда будет формироваться с выхода схемы логических элементов ИЛИ DD16, т.к. на выходе этой схемы будет большее по модулю число.
Схема управления работой компараторов содержит: схему электронных ключей логических элементов ИСхИ, выполненную на элементах DD21, DD22, DD23, DD24, схему компараторов СхКОМDD25. Схема управления работой компараторов предназначена для блокирования работы компараторов, если устройством выполняется операция сложения двоичных чисел. При сложении чисел схема компараторов СхКОМ не сравнивает числа. При суммировании чисел, имеющие равные знаковые разряды: оба положительные или оба отрицательные, сравнение чисел не происходит. В этом случае модули двоичных чисел суммируются. Для блокирования работы схем компараторов, на входе схем сравнения применяются электронные ключи, выполненные на логических элементах ИDD21, DD22, DD23, DD24. Входной управляющий сигнал признак суммирования-вычитания СВ поступает параллельно на все управляющие входы логических схем И. На вторые информационные входы элементов И поступают двоичные разряды первого ПЧ и второго ВЧ входных чисел. Выходы схем электронных ключей логических элементов ИСхИ поступают на входы схем компараторов. Если сигнал суммирования-вычитания СВ равен нулевому значению, то схемы электронных ключей логических элементов ИСхИ будут заперты. Двоичные разряды входных чисел на вход схем сравнения не поступают. Сравнение чисел на схеме компараторов не произойдет. Если сигнал суммирования-вычитания СВ равен единичному значению, то схемы электронных ключей логических элементов ИСхИ будут открыты, в этом случае входные двоичные разряды чисел через открытые схемы И поступают на входы схем компараторов, для выполнения операции сравнения чисел. Схема компараторов СхКОМDD25 выполняет операцию сравнения чисел при выполнении операции вычитания. Многоразрядные компараторы строятся на базе одноразрядных компараторов. При этом применяются логические схемы И, ИЛИ. Выходными сигналами схемы управления работой компараторов являются сигналы, которые являются результатом сравнения входных чисел: больше БЛ, равно РВ, меньше МЛ. Применены структурные схемы логических элементов ИЛИ, выполненных на микросхемах DD16 и DD20. Принципиальная схема логических элементов ИЛИ, выполненных на микросхемах DD26, DD27. Схемы электронных ключей логических элементов ИDD14, DD15, DD18, DD19 имеют аналогичную структуру схемам электронных ключей логических элементов И СхИ [56, 57].
