Содержание к диссертации
Введение
РОЗДІЛ 1 Аналіз методів та засобів обробки векторних масивів даних у нейроструктурах ...11
1.1. Застосування нейронних мереж в системах керування...11
1.2. Класифікація та аналіз засобів реалізації нейроструктур .22
1.3. Особливості та перспективи розвитку нейрочипів .27
1.4. Особливості паралельної обробки даних у нейроструктурах .33
1.4.1. Особливості KVP-перетворення...35
1.4.2. Особливості методу позрізової обробки векторних масивів...39
1.5. Ефективність та продуктивність нейрообчислень та нейроструктур ...45
1.6. Вибір напрямку та обґрунтування завдань дослідження .52
Висновки до першого розділу .54
РОЗДІЛ 2 Нейроподібна обробка векторних масивів за методом різницевих зрізів . 56
2.1. Порогове паралельне підсумовування .57
2.2. Паралельне алгебраїчне підсумовування .69
2.3. Порогове паралельне алгебраїчне підсумовування .74
2.4. Аналіз способів нейроподібної обробки векторних масивів ...80
Висновки до другого розділу 89
РОЗДІЛ 3 Структурна організація конвеєрних процесорів для нейроподібної обробки векторних масивів ...91
3.1. Реалізація нейроподібної обробки векторного масиву на конвеєрній структурі з накопиченням поточних часткових сум .91
3.1.1. Особливості визначення мінімальних елементів векторного масиву...97
3.1.2.Особливості арифметично-логічного пристрою .103
3.2. Реалізація нейроподібної обробки векторного масиву на конвеєрній структурі з відніманням поточних складових різницевих зрізів .104
3.3. Моделювання конвеєрного процесу нейроподібної обробки .109
Висновки до третього розділу .114
РОЗДІЛ 4 Імітаційне моделювання нейроподібної обробки векторних масивів даних ...115
4.1. Моделювання нейроподібної обробки за РЗ елементів векторного масиву даних .115
4.2. Емуляція нейронної мережі для розпізнавання символів .123
4.3. Обґрунтування вибору елементної бази для реалізації нейрочипа на принципах нейроподібної обробки даних ...130
4.4. Проектування нейрочипа на принципах нейроподібної обробки даних .135
4.5. Аналіз результатів імітаційного моделювання .138
4.6. Оптико-електронна нейронна мережа на базі конвеєрного процесора .146
Висновки до четвертого розділу .150
Висновки .152
Список використаних джерел .154
Додатки .172
- Ефективність та продуктивність нейрообчислень та нейроструктур
- Аналіз способів нейроподібної обробки векторних масивів
- Реалізація нейроподібної обробки векторного масиву на конвеєрній структурі з накопиченням поточних часткових сум
- Обґрунтування вибору елементної бази для реалізації нейрочипа на принципах нейроподібної обробки даних
Введение к работе
Актуальність теми. На теперішній час при розробці та використанні обчислювальної техніки та систем керування велика увага приділяється підвищенню швидкості обчислень через розпаралелення процесів обробки інформації за допомогою нейромережевих технологій. Адже на противагу звичайній фон-Неймановській архітектурі, яка є послідовною за своєю природою, штучні нейронні мережі виграють за рахунок обробки з масовим паралелізмом. Отже, задачі обробки, аналізу зображень та сигналів, ідентифікації та керування динамічними об’єктами, розпізнавання образів, керування фінансовою діяльністю та ін. з великою продуктивністю розв’язуються системами, розробленими на базі нейромережевої технології.
Водночас, при моделюванні способів організації та функціонування найпростіших нейроподібних структур існує проблема адекватного відтворення основних функцій порогового нейрона, а саме, накопичення зважених вхідних даних шляхом їхнього підсумовування і порівняння отриманої суми з порогом. Операція підсумовування векторного масиву даних є однією з основних операцій у нейрооброці і не має відповідного рівня паралелізму. Відсутність цієї властивості значно збільшує час обробки даних у нейромережі. До того ж, порівняння з порогом здійснюється після отримання суми зважених величин, а не паралельно із підсумовуванням, що також набагато уповільнює процес обробки. Тому доцільно було б реалізувати суміщення операцій паралельного підсумовування та порівняння з порогом обробки, яке дозволило б отримати вихідний сигнал нейрона, не виконуючи остаточного формування зваженої суми. Найбільш придатним для такої реалізації є відомий спосіб паралельного підсумовування за методом різницевих зрізів (РЗ), який є різновидом відомого методу паралельного додавання тривалостей групи часових інтервалів, запропонованого провідним вченим у цій галузі науки проф. Кожем’якою В.П.
Українська школа багато років посідає провідні позиції з цього напряму в світовій науці. Значний внесок у розвиток методів та засобів нейронних та нейроподібних структур зробили: Глушков В.М., Амосов М.М., Грицик В.В., Шлезінгер М.І., Айзенберг Н.Н., Куссуль Е.М., Різник О.М., Свєчніков С.В., Кожем’яко В.П., Вінцюк Т.К., Гече Ф.Е., Ткаченко Р.О., Вальковський В.О.,
Бунь Р.А., Ященко В.О. та інші.
Таким чином, розробка нових та вдосконалення відомих методів паралельного порогового підсумовування та їх апаратна реалізація на перспективній елементній базі є на сьогоднішній день важливими завданнями проектування нових надшвидких нейроструктур для побудови на їх основі високоефективних засобів та елементів обчислювальної техніки та систем керування.
Зв’язок роботи з науковими програмами, планами, темами. Дисертаційне дослідження проводилось протягом 2003-2006 рр. згідно з напрямом досліджень Вінницького національного технічного університету та Міністерства освіти і науки України за держбюджетними темами: “Оптико-електронний квантово-розмірний комп’ютер око-процесорного типу: концепція, методологія, база знань” (№ держ. реєстрації 0105U002434); “Розробка теорії та методів оптимальних рішень в умовах комбінованої невизначеності” (№ держ. реєстрації 0105U00243).
Мета і завдання дослідження. Метою дисертаційної роботи є вдосконалення, а саме, збільшення швидкодії та розширення функціональних можливостей методів та засобів нейроподібної обробки масивів даних для задач ідентифікації та керування динамічними об’єктами з використанням нейромережевих технологій.
Об’єкт дослідження - процеси порогового паралельного підсумовування і порогового алгебраїчного паралельного підсумовування векторних масивів даних.
Предмет дослідження - структурна організація конвеєрних процесорів як цифрових нейрочипів для порогової паралельної обробки числової інформації.
Методи дослідження базуються на основі положень теорії математичної логіки, апарату математичного аналізу та статистики для розробки і дослідження варіантів порогового паралельного підсумовування; теорії аналізу і синтезу обчислювальних систем для розробки структур конвеєрних процесорів та реалізації їх на схемах програмованої логіки, а також оцінки їх продуктивності; теорії цифрової обробки сигналів та зображень для моделювання роботи багатошарового перцептрона при розв’язанні задачі ідентифікації арабських цифр; теорії нейрообчислень та нейроструктур для вдосконалення та аналізу моделей формального нейрона (ФН).
Для досягнення поставленої мети досліджень необхідно вирішити такі завдання:
1. Проаналізувати та теоретично оцінити найоптимальніші засоби реалізації нейроструктур для задач ідентифікації та керування динамічними системами.
2. Дослідити особливості паралельної та порогової паралельної обробки векторних даних у нейроструктурах.
3. Розробити та дослідити математичні моделі формального нейрона (перцептрона) з можливістю реалізації латерального гальмування.
4. Розробити структури конвеєрних процесорів для нейроподібної обробки векторного масиву даних.
5. Розмістити структури розроблених процесорів на програмованих логічних інтегральних схемах (ПЛІС).
6. Проаналізувати результати імітаційного моделювання та довести ефективність структурної організації конвеєрних процесорів.
Наукова новизна одержаних результатів:
Удосконалено метод паралельного підсумовування елементів векторного масиву даних за різницевими зрізами як базового у нейроподібній обробці векторних масивів. Метод відрізняється від відомого способом формування на кожному кроці обробки поточної часткової суми або поточної часткової різниці і порівняння її з поточним порогом. Такий підхід приводить до прискорення (на 12-47%) нейроподібної обробки. Крім того, в процесі обробки є можливість отримання відсортованих елементів оброблюваного вхідного векторного масиву за рахунок формування матриці бінарних ознак за результатами аналізу різницевих зрізів, що розширює функціональні можливості методу.
Удосконалено та досліджено модифіковану модель нейрона (перцептрона) з латеральним гальмуванням, яка відрізняється від відомих способом формування суматорної та активаційної функцій із застосуванням поточних часткових сум, різниць і порогів обробки. Це приводить до зменшення тривалості процесу порогової обробки даних (» 1,4 рази) за рахунок відмови від необхідності формування кінцевої суми зважених елементів векторного масиву.
Запропоновано структури конвеєрних процесорів для нейроподібної обробки векторних даних, які відрізняються від відомих тим, що враховують багатофункціональність і регулярність, ітераційний характер, а також високий рівень паралелізму нейроподібної обробки за методом різницевих зрізів. Структури у вигляді одновимірних систолічних масивів дозволяють підвищити ефективність нейроподібної обробки масивів даних за рахунок суміщення у часі операції паралельного підсумовування та порогової обробки векторного масиву даних, що дає можливість зафіксувати факт перевищення суми над порогом без формування остаточного значення суми всіх елементів векторного масиву.
Модифіковано метод оцінювання продуктивності конвеєрних процесорів для нейроподібної обробки даних. Він відрізняється від відомих тим, що враховує особливості систолічної обробки у запропонованих конвеєрних процесорах, чим дозволяє розраховувати продуктивність структур, алгоритм роботи яких базується на методі різницевих зрізів.
Практичне значення одержаних результатів:
Запропоновані варіанти реалізації нейроподібної обробки даних за РЗ дозволяють підвищити швидкодію (від 1,1 до 1,9 разів) та розширити функціональні можливості нейроелементів для обробки великих масивів інформації, а саме, можливість реалізації адаптивних нейроподібних систем з реакцією близькою до біологічних аналогів, що розширює сферу їх ефективного використання.
Запропоновані структури конвеєрних процесорів реалізовано на ПЛІС як нейрочипи з фрагментом шару нейронної мережі з пороговою функцією активації нейронів для використання у складі нейропідсилюючих систем ідентифікації та адаптивного керування динамічними об’єктами, телекомунікаційних систем, а також обробки бінарних зображень та сигналів у складі персонального комп’ютера чи нейрокомп’ютера.
Модифікована методика оцінювання продуктивності конвеєрних процесорів дозволяє розраховувати за різними критеріями продуктивність будь-яких структур з архітектурою систолічного масиву, які виконують операції позрізової обробки векторних масивів.
Модифіковані моделі формального нейрона на базі РЗ, структури конвеєрних процесорів, а також реалізований на ПЛІС нейрочип з фрагментом шару нейромережі на базі цих процесорів, впроваджені та використовуються на ІВП “ІнноВінн” (м. Вінниця) для реалізації нейронної частини нейро-нечіткої системи виявлення шахрайства в телекомунікаційних мережах.
Окремі результати дисертаційної роботи впроваджено у навчальний процес при викладанні дисципліни "Елементи та пристрої систем управління і автоматики" на кафедрі автоматики та інформаційно-вимірювальної техніки, дисциплін: "Нові інформаційні технології обробки, аналізу та розпізнавання зображень", "Архітектура і структурна організація нейрокомп’ютерів" на кафедрі лазерної та оптоелектронної техніки Вінницького національного технічного університету, а також дисципліни "Інформаційні системи і технології в економіці" на кафедрі інформаційних систем і технологій Вінницького фінансово-економічного університету.
Особистий внесок здобувача. Основні результати дисертаційної роботи отримані автором особисто. У публікаціях, які написані у співавторстві, здобувачеві належить: аналіз моделі алгоритму підсумовування [1, 9], аналіз лінійних систолічних масивів [2], структура пристрою для реалізації моделі формального нейрона [3, 9, 11, 12], аналіз обчислювального процесу у конвеєрному пристрої [4, 13], аналіз математичних моделей [5, 6], аналіз роботи обчислювальних комірок [7, 8], аналіз та моделювання роботи мініматора у пороговому підсумовуючому пристрої [14], опис роботи конвеєрних пристроїв [15, 16], аналіз способів порогового паралельного підсумовування векторного масиву даних [17,18], опис роботи пристроїв для паралельного алгебраїчного та порогового паралельного алгебраїчного підсумовування інформації [19-21].
Апробація результатів роботи. Основні наукові і практичні результати роботи доповідались і обговорювались на: щорічних науково-технічних конференціях професорсько-викладацького складу, співробітників та студентів ВНТУ (м. Вінниця, 2000-2005); 2-nd, 3-rd International Conferences on Optoelectronic Information-Energy Technologies “PHOTONICS-ODS” (м. Вінниця, 2002, 2005); VII Міжнародній конференції "Контроль і управління в складних системах" (м. Вінниця, 2003); Міжнародній науково-технічній конференції „Комп’ютери. Програми. Інтернет.2003” (м. Київ, 2003); VII Міжнародній науково-практичній конференції „Наука і освіта’2004” (м. Дніпропетровськ, 2004); Міжнародній науково-технічній конференції “Приборостроение 2004” (м. Ялта, 2004); VII Всеукраїнській міжнародній конференції "УкрОбраз’2004" (м. Київ, 2004).
Публікації. За матеріалами дисертації опубліковано 21 друковану працю. З них 4 статті у фахових виданнях, 4 статті у збірниках праць наукових конференцій, 5 публікацій у матеріалах та тезах конференцій, 8 патентів України на винаходи.
Ефективність та продуктивність нейрообчислень та нейроструктур
Обробка продовжується до виконання умови (1.5) та формування після цього одиничного підсумкового сигналу у або до отримання нульового залишку у РЗ.
Такий підхід багатооперандної обробки дозволяє прискорити процес порогового паралельного підсумовування елементів векторного масиву, зокрема, у нейронних мережах, за рахунок відмови від формування кінцевої суми операндів, а саме, за рахунок порівняння у кожному циклі обробки накопиченої поточної часткової суми з порогом обробки. Відомі методи проектування під загальною назвою "суміщення операцій", де апаратура комп ютера в будь-який момент часу виконує одночасно більше однієї базової операції. Цей загальний метод містить два поняття: паралелізм і конвеєризацію [129], які відображають два зовсім різних підходи. При паралелізмі суміщення операцій досягається шляхом відтворення в декількох копіях апаратної структури. Висока продуктивність забезпечується за рахунок одночасної роботи всіх елементів структур, що здійснюють рішення різних частин задачі. Конвеєризація (або конвеєрна обробка) у загальному випадку заснована на розділенні виконуваної функції на більш дрібні частини, які називають ступінями, і виділенні для кожної з них окремого блока апаратури [129]. При цьому конвеєрну обробку можна використовувати для суміщення етапів виконання різних команд. Продуктивність при цьому зростає завдяки тому, що одночасно на різних ступінях конвеєра виконуються кілька команд. Конвеєрна обробка такого роду широко застосовується у всіх сучасних швидкодіючих процесорах [129]. Відомо, що для ефективної реалізації широкого класу алгоритмів обробки сигналів і зображень [130-132] широко застосовують сітьові обчислювальні структури з локальними зв язками, тобто систолічні і хвильові матриці, в яких основну частину обчислень можна звести до деякої базової множини операцій над матрицями, які належать до класу рекурсивних локально-залежних алгоритмів [133, 134]. В роботі [10] увага приділена методиці відображення алгоритмів багатооперандної обробки на систолічні масиви, які представляють клас конвеєрних матричних архітектур і мають такі властивості як модульність, регулярність, локальність зв язності та часова локальність, конвеєрність і синхронність мультиобробки даних [133, 135-138]. Складність відображення конкретного алгоритму на систолічний масив полягає не тільки у необхідності виконання умови належності цього алгоритму до регулярних ітераційних алгоритмів (РІА) [138, 139], але й у складності проведення оптимізації на множині можливих систолічних архітектур [140, 141]. Основи формальних методів відображення РІА у систолічні матриці були запропоновані та детально досліджені у роботах [130, 140-144], причому такі формалізовані методики дозволяють відображати не тільки оператори, але й залежності даних [144, 145].
Багатооперандність обробки використовується в конвеєрних пристроях, де реалізується одночасне виконання бінарної операції підсумовування над множиною пар операндів [115]. Найбільш відомим спеціалізованим пристроєм такого типу є помножувач з накопиченням (MAC – multiplies-and-accumulator), що являє собою основний елемент процесорів обробки сигналів та зображень [130]. У МАС систолічний принцип обробки інформації полягає в тому, що виконується послідовне накопичення часткових добутків за їх формуванням. Таким чином, відбувається суміщення декількох, у даному випадку двох, незалежних операцій, а саме: послідовного підсумовування сукупності операндів, формування часткових добутків. Про перспективність даного підходу свідчить наявність багатьох регулярних матричних структур, що реалізують більшість алгоритмів обробки сигналів і зображень [113, 115, 146-148]. Разом з тим, в багатьох задачах обробки зображень необхідне обчислення саме суми масиву даних [146], тобто оператора групового підсумовування виду [125]: (1.7)
Відомо, що обчислення оператора Хn у "чистому" вигляді на ітеративних мережах не здійснювалось. Така перспектива з явилась в результаті зведення операції виду (1.7) до базових матричних операцій, а це стало можливим в процесі використання принципу різницевих зрізів (РЗ). Алгоритми багатооперандного підсумовування і відновлення первісного масиву числових величин є алгоритмами з регулярним локалізованим потоком даних, що відображають локально рекурсивний процес. Тому для їхньої реалізації ефективне використання систолічних регулярних структур [138]. Крім того, особливості такої багатооперандної обробки доцільно та ефективно використати при проектуванні нейрообчислювачів для підвищення їх швидкодії та розширення функціональних можливостей [119]. Оскільки спектр прикладних задач обчислювальних засобів широкий, то протягом усього періоду розвитку обчислювальної техніки здійснювались численні спроби оцінити швидкодію комп ютерів або на стандартних сумішах задач, або аналітично за характеристиками архітектури [149]. Для оцінки швидкодії нейрокомп ютерів на суміші задач необхідно, по-перше, розробити алгоритми розв язання різних задач на нейрокомп ютерах, а, по-друге, довести, що нейрокомп ютер – універсальна обчислювальна машина високого рівня розпаралелення алгоритмів [149].
В даний час можливі тільки непрямі оцінки продуктивності нейрокомп ютерів за характеристиками архітектури, до яких відносяться [149]: - віртуально або фізично реалізовані в нейрокомп ютері нейрони; - віртуально або фізично реалізовані в нейрокомп ютері вагові коефіцієнти нейронної мережі, тобто зв язки; - фізично реалізовані перемикання зв язків за 1 с (СUРS – Connection Updating Per Second). У табл. 1.2 подані непрямі характеристики швидкодії однопроцесорних ЕОМ і нейрокомп ютерів [150]. Необхідно відзначити, що застосування для ЕОМ з архітектурою SIMD і MIMD (у тому числі і трансп ютерних) тих же непрямих характеристик швидкодії, що і для однопроцесорних ЕОМ, є умовним [150]. Важливою характеристикою нейрокомп ютерів на сучасному етапі економічного розвитку технології обчислювальної техніки є їхня вартість, і як наслідок, відношення різних характеристик продуктивності до вартості, що визначає перспективність розвитку того чи іншого конкретного напрямку розвитку нейрокомп ютерів.
Аналіз способів нейроподібної обробки векторних масивів
У другому циклі формується поточна (перша) часткова сума 24, яка визначається кількістю елементів первісного додатного масиву, а саме, кількістю ненульових додатних елементів цього масиву. Одночасно формуються різниці між початковими елементами {13, 12, 8} та поточним мінімальним елементом першого масиву, який дорівнює 8. Утворюються елементи {5, 4, 0} другого масиву.
Паралельно для від ємних елементів {-6, -8, -7} після їхнього “трансформування” у {6, 8, 7}, відбувається виділення найменшого ненульового елемента з поданих трьох, тобто утворюється поточний мінімальний елемент, а саме 6.
Потім в другому циклі формується поточна (перша) часткова сума 18, яка визначається кількістю елементів первісного від ємного масиву, а саме, кількістю ненульових додатних елементів масиву. Одночасно формуються різниці між початковими елементами {6, 8, 7} та поточним мінімальним елементом першого масиву, який дорівнює 6. Утворюються елементи {0, 2, 1} другого масиву.
Після отримання поточних часткових сум формується поточна (перша) часткова різниця (24-18), а саме 6, яка, з урахуванням того, що поточна часткова сума додатного масиву більша за поточну часткову суму від ємного масиву, формується зі знаком “+”, т.т. поточна (перша) часткова різниця дорівнює +6. Оскільки отримана поточна часткова різниця, а саме +6, не перевищує заданий поріг, т.т. 10, то формується поточний результуючий сигнал, який в даному випадку дорівнює нулю, внаслідок чого продовжується процес підсумовування, а поточний поріг приймає значення +4 (10-6).
В третьому циклі дії повторюються аналогічно другому циклу до моменту формування поточної (другої) часткової різниці (8-2), а саме 6, яка, з урахуванням того, що поточна часткова сума додатного масиву більша за поточну часткову суму від ємного масиву, формується зі знаком “+”, т.т. поточна (друга) часткова різниця дорівнює +6. Оскільки отримана поточна часткова різниця, а саме +6, перевищує поточний поріг, т.т. -2 ((4-6) 0), то формується поточний підсумковий сигнал, який в даному випадку дорівнює одиниці, внаслідок чого процес підсумовування припиняється.
Аналогом даного способу порогової алгебраїчної обробки є обробка, що описана в [29] відповідно виразу (2.44), згідно з якою спочатку виконується накопичення поточних часткових сум додатного та від ємного масивів як у чистому алгебраїчному підсумовування, а порівняння з порогом здійснюється після отримання різниці між накопиченими сумами масивів, що збільшує час обробки у порівнянні з запропонованим способом. Загальний час обробки T у аналога складає T=TminЧ4+tsmЧ3 = 11t при 8t у запропонованого способу, що в »1,4 раза довше. Отже, використання цього способу порогового паралельного алгебраїчного підсумовування векторного масиву даних дозволяє зменшити тривалість процесу порогової обробки інформації за рахунок порівняння в кожному циклі обробки поточної часткової різниці додатних та від ємних елементів масиву із поточним порогом і формування поточного підсумкового сигналу, який дорівнює одиниці тільки тоді, коли отримана поточна величина у вигляді поточної часткової різниці більша або дорівнює порогу обробки, за рахунок чого немає необхідності у формуванні кінцевої накопиченої різниці додатного та відємного векторних масивів, якщо отримано в процесі додавання одиничне значення підсумкового сигналу.
Аналізуючи вищенаведені способи, можна зазначити, що третій варіант порогового паралельного підсумовування є найбільш ефективним та найбільш швидкодіючим. Це можливо за рахунок відмови від накопичення поточних часткових сум елементів векторного масиву (перший варіант) та обчислення поточних часткових величин у кожному циклі обробки (другий варіант). Проте перший варіант дозволяє реалізувати можливість отримання відсортованих елементів первісного векторного масиву в процесі перегляду стовпців матриці бінарних ознак, яка сформована за результатами аналізу значень елементів поточних векторних масивів. Таку можливість не можна одержати у другому та третьому варіантах порогового паралельного підсумовування через необхідність виконання всіх циклів обробки, тобто отримання від ємного поточного порогу чи від ємної поточної часткової різниці. Підхід, що запропонований у всіх варіантах, забезпечує максимальний паралелізм обробки масиву чисел, оскільки в процесі задіяні одночасно всі операнди, а це, в свою чергу, приводить до прискорення процесу обробки, оскільки у випадку перевищення суми над порогом цей факт можна зафіксувати без формування остаточного значення суми всіх чисел масиву. Процес порогового паралельного підсумовування елементів векторного масиву даних у другому варіанті у порівнянні з першим більш прискорений за рахунок відмови від формування накопичених поточних часткових сум та суміщення підсумовування елементів масиву з їх пороговою обробкою. В свою чергу, третій варіант є більш швидкодіючим у порівнянні з другим за рахунок послідовного формування поточних часткових різниць елементів масиву у кожному циклі обробки та перевірки умови їх на невід ємність. Проте перевірка на виконання умови (2.20) для поточних порогів, яка також реалізована у другому варіанті, призводить до скорочення часу визначення від ємної поточної часткової різниці.
Реалізація нейроподібної обробки векторного масиву на конвеєрній структурі з накопиченням поточних часткових сум
Якщо на вході один операнд додатний і ненульовий, а другий – нуль, то нульові ознаки SA, SB, та одна одинична ознака з ZA, ZB приведуть до того, що на виході однієї зі схем нерівнозначності 63, 64 буде нульовий сигнал, а на виході іншої з цих схем нерівнозначності буде одиничний сигнал, крім того, ці ознаки встановлять у одиничний стан вихід елемента І-НІ 62 і у нульовий стан вихід елемента АБО-НІ 51. Таким чином, одиничний сигнал на виході елемента І-НІ 62 не буде впливати на формування сигналу на виході групи елементів І 65, 66, а нульовий сигнал на виході елемента АБО-НІ 51 зробить не визначальним сигнал на виході елемента АБО 53. В результаті нульовий сигнал сформується на виході елемента АБО 54, якщо на виході елемента І 57 також нульовий сигнал, тобто коли операнд Аі нульовий. Це заборонить проходження операнда Аі через групи елементів І 65, АБО 67 на вихід 10 мініматора 4. Одночасно одиничний сигнал зявиться на виході елемента АБО 55, що дозволить проходження операнда Ві через групу елементів І 66, АБО 67 на вихід 10 мініматора 4, тобто на цьому виході зявиться ненульовий операнд. У випадку, коли Ві=0, одиничний сигнал з виходу схеми нерівнозначності 63 пройде на вихід елемента АБО 54, одночасно зявиться нульовий сигнал на виході елемента АБО 55, оскільки на виході схеми нерівнозначності 64 зявиться нульовий сигнал. А це дозволить проходження операнда Аі через групи елементів І 65, АБО 67 на вихід 10 мініматора 4, тобто на ньому знову зявиться ненульове значення.
Якщо на вході один операнд додатний ненульовий, а другий – відємний ненульовий, то одна з нульових ознак SA, SB, і нульові ознаки ZA, ZB приведуть до того, що на виході однієї зі схем нерівнозначності 63, 64 буде одиничний сигнал, на виході елемента АБО-НІ 52 буде нульовий сигнал, а на виході елементів АБО-НІ 51 та І-НІ 62 будуть одиничні сигнали. Таким чином, одиничний сигнал на виході елемента І-НІ 62 не буде впливати на формування сигналу на виході групи елементів І 65, 66, а нульовий сигнал на виході елемента АБО-НІ 52 зробить не визначальним сигнал на виході елемента І 56. Визначальним буде сигнал на виході елементів І 57, 58, одиничний сигнал на одному з яких зявиться тоді, коли одиничний сигнал сформується на виході або схеми нерівнозначності 63, або схеми нерівнозначності 64. В першому випадку, коли відємне Ві, в результаті одиничний сигнал сформується на виході елемента АБО 54, що дозволить проходження операнда Аі через групу елементів І 65, АБО 67 на вихід 10 мініматора 4. Одночасно нульовий сигнал зявиться на виході елемента АБО 55, що заборонить проходження операнда Ві через групу елементів І 66, АБО 67 на вихід 10 мініматора 4, тобто на цьому виході зявиться додатний операнд. У другому випадку, коли відємним є Аі одиничний сигнал зявиться на виході елемента АБО 55. А це дозволить проходження операнда Ві через групу елементів І 66, АБО 67 на вихід 10 мініматора 4, тобто на ньому зявиться додатний операнд.
Якщо на вході обидва операнди відємні ненульові, то одиничні ознаки SA, SB, і нульові ознаки ZA, ZB приведуть до того, що на виходах елементів НІ 59, 60 будуть нульові сигнали, які зявляться на виходах елементів І 57, 58, крім того ці ознаки встановлять у нульовий стан вихід елемента І-НІ 62, що вплине на групу елементів І 65, 66, тобто на їх виходах зявляться нулі, які і пройдуть на вихід 10 мініматора 4. Одночасно нульові сигнали на виходах елементів І 57, 58 не змінять інформацію на виходах елементів АБО 54, 55. Одиничний сигнал на виході елемента АБО 53 зявиться у двох випадках: а) якщо обидва операнди рівні, б) якщо виконується співвідношення Аі Ві. Але він також не впливає на кінцевий результат, оскільки визначальним залишається нульовий сигнал з виходу елемента І-НІ 62, який забороняє проходження обох відємних ненульових сигналів через групи елементів І 65, 66 і АБО 67 і встановлює на виході 10 мініматора 4 нульове число.
Якщо на вході один операнд відємний і ненульовий, а другий – нуль, то нульові і одиничні ознаки SA, SB, ZA, ZB приведуть до того, що на виходах схем нерівнозначності 63 і 64 і елемента І-НІ 62 зявиться одиничний сигнал, а на виходах елементів АБО-НІ 51, 52 зявиться нульовий сигнал. Таким чином, одиничний сигнал на виході елемента І-НІ 62 не буде впливати на формування сигналу на виході групи елементів І 65, 66, а нульові сигнали на виходах елементів АБО-НІ 51, 52 зроблять не визначальним сигнал на виході елемента І 56. У випадку, коли Аі=0, одиничний сигнал зявиться на виході елемента АБО 54 при наявності одиничного сигналу на виході елемента І 57 та нульового на виході елемента І 58, що призведе до появи нульового сигналу на виході елемента АБО 55. А це дозволить проходження операнда Аі через групу елементів І 65, АБО 67 на вихід 10 мініматора 4, тобто на ньому зявиться нульове число. У другому випадку, коли Ві=0, одиничний сигнал присутній на виході елемента І 58 і нульовий сигнал на виході елемента І 57. В результаті нульовий сигнал сформується на виході елемента АБО 54, що не дозволить проходження операнда Аі через групи елементів І 65, АБО 67 на вихід 10 мініматора 4. Одночасно одиничний сигнал зявиться на виході елемента АБО 55, що дозволить проходження операнда Ві через групу елементів І 66, АБО 67 на вихід 10 мініматора 4, тобто на цьому виході зявиться нульовий операнд. Якщо на вході обидва операнди нульові, то нульові ознаки SA, SB, та одиничні ознаки ZA, ZB приведуть до того, що на виходах схем нерівнозначності 63, 64 сформуються одиничні сигнали, які зявляться на виходах елементів І 57, 58 і встановлять в одиничний стан виходи елементів АБО 54, 55. Крім того, ці ознаки встановлять в одиничний стан елементи АБО-НІ 52, І-НІ 62 і у нульовий стан елемент АБО-НІ 51. Одиничний сигнал елемента І-НІ 62 дозволить проходження нульових сигналів на групи елементів І 65, 66, АБО 67, які і пройдуть на вихід 10 мініматора 4, тобто на виході зявиться нульове значення.
Всі можливі варіанти появи операндів та їхніх знаків на входах мініматора 4 показані у табл. 3.1. Крім того, у випадку, коли значення мінімальної величини qi на виході 10 мініматора 4 дорівнює нулю, на виході m- розрядного елемента АБО-НІ 68 формується одиничний сигнал Zk, який подається на вихід сигналу “Кінець” пристрою. Після цього конвеєрний пристрій припиняє свою роботу. Формування сигналу Zk за результатом на виході мініматора MIN також показано у табл. 3.1.
Обґрунтування вибору елементної бази для реалізації нейрочипа на принципах нейроподібної обробки даних
Розглянемо принцип роботи даного пристрою. На вхід і-го ярусу надходить і-й операнд аі з групи операндів, кількість яких n, а на вхід “Поріг Р” мультиплексора МХ2 n-го ярусу надходить значення порогового сигналу р, який записується у регістр RGP. Запис операндів в яруси виконується паралельно, а саме, через мультиплексор MX1 і-ий операнд надходить в регістр RGR часткового результату і-го ярусу. При записі початкових даних на шині керування пристрою присутній одиничний сигнал, який потім змінюється на нульовий на весь час роботи пристрою. Після цього виконується послідовне виділення загальної (мінімальної значущої) частини двох операндів - (і-1)-го та і-го – мініматором MIN і запис результату з його виходу в регістр RGN і-го ярусу . Згідно із виразом (3.2) на кроці 1 алгоритму ця операція виконується послідовно, починаючи з другого ярусу. Одночасно на виході “Z ai” мініматора MIN і-го ярусу формується одиничне значення ознаки і-го операнда, починаючи з другого, якщо цей операнд є додатною ненульовою величиною.
Така сама ознака для першого операнда формується на виході “Z a1” мініматора MIN другого ярусу, причому знаковий розряд регістра RGN всіх ярусів, крім першого і n-го, має нульове значення. Кінцевий результат виділення загальної частини q1 всіх n операндів формується в n-ому ярусі і з виходу регістра RGN цього ярусу записується в АЛП ALU1 n ярусів паралельно, якщо величина q1 є ненульовою, про що свідчить нульовий сигнал на виході “Кінець Zk” n-го ярусу 1. До цього часу у регістр RGM послідовно записані всі n ознак операндів з виходів “Z ai,j” мініматорів MIN всіх ярусів, крім першого. Отже, у регістрі RGM зафіксована послідовність значень ознак всіх вхідних операндів. Після цього в і-ому ярусі відбувається порівняння в АЛП ALU1 і-го операнда, що надходить з регістра RGR часткового результату цього ярусу, та загальної частини всіх операндів, що надходить з регістра RGN n-го ярусу. Порівняння відбувається в процесі віднімання від величини операнда загальної частини всіх величин операндів, згідно із виразом (3.4) на кроці 2 алгоритму, і ця різниця записується з виходу “Різниця Ri,j” АЛП ALU1 через мультиплексор MX1 в регістр RGR часткового результату. При цьому на виході “Sign Ri,j” АЛП ALU1 формується ознака від ємного результату різниці. Одночасно у АЛП ALU2 формується різниця D1 між заданим порогом p і послідовністю d1 значень q1. Формування кратності d1 виконується у такий спосіб. Одиничний код, зафіксований у регістрі RGM, ущільнюється, для чого виконується послідовний зсув вмісту регістра RGM в сторону молодших розрядів, а значення першого розряду з виходу регістра RGM подається через елемент I AND на тактовий вхід збільшення лічильника CT1. В результаті з приходом кожного тактового імпульсу на другий вхід елемента AND він з являється на вході лічильника CT1 і збільшує його вміст на одиницю. Після формування величини d1 у лічильнику CT1 вона з його виходу записується у лічильник CT2 і з приходом кожного тактового імпульсу на його тактовий вхід зменшення поступово зменшується на одиницю, поки на виході нульової ознаки лічильника CT2 не з явиться одиничний сигнал. Наявність одиничного сигналу на виході лічильника CT2 призведе до блокування інформації, що надходить з регістра RGN n-го ярусу через блок елементів I-НІ на другий (інверсний) вхід АЛП ALU2, на перший (прямий) вхід якого надходить значення порогового сигналу з регістра RGP. При відсутності одиничного сигналу нульової ознаки на виході лічильника CT2 нульовий сигнал на інверсних входах елементів І-HI блока NAND дозволяє проходження в n-ому ярусі через блок NAND загальної частини операндів q1 з регістра RGN в АЛП ALU2. В результаті на інформаційному виході АЛП ALU2 формуються значення , а згодом і поточна різниця D1 згідно із виразом (3.10) на кроці 3 алгоритму, яка потім через мультиплексор MX2 знову записується у регістр RGP, оскільки вона буде поточним значенням порогу у наступному циклі обробки згідно із виразом (3.12). При цьому сигнали з виходів “Sign DP” знаку і “Z” ознаки нульового результату АЛП ALU2 надходять на входи елемента АБО OR. Це необхідно для перевірки умови (3.11) на кроці 3 алгоритму. Вихід елемента OR формує вихідний сигнал у на виході “Результат Y” n-го ярусу пристрою, який буде одиничним в разі виконання умови (3.11) алгоритму і нульовим в протилежному випадку. При цьому присутність одиничного сигналу хоча б на одному з виходів АЛП ALU2, тобто наявність нульової чи відємної різниці , призведе до проходження його на вихід n-го ярусу пристрою, в результаті чого порогова обробка припиняється. Так виконується 1-ий цикл обробки. У випадку нульового сигналу на виході “Результат Y” n-го ярусу пристрою виконуються кроки 1-3 наступного j=2 циклу обробки. У всіх циклах, починаючи з другого, на кроці 3 алгоритму виконується операція (3.12) і перевіряється умова (3.13). У випадку, якщо умова (3.13) на кроці 3 алгоритму у всіх циклах не виконується, тобто на виході “Результат Y” пристрою присутній нульовий сигнал, процес обробки закінчується тоді, коли загальна частина всіх поточних доданків дорівнює нулю, тобто присутній одиничний сигнал на виході “Кінець Zk” n-го ярусу.
Мініматор у даному пристрої має структуру аналогічну на рис. 3.2. Одна відмінність полягає у тому, що у мініматорі 2-го ярусу та n-го є виходи “Z ai,j”, функції яких описані вище у принципі роботи пристрою. Також, структура та принцип роботи АЛП у даному пристрої аналогічні АЛП у пристрої із з накопиченням поточних часткових сум (рис. 3.3). Можна зауважити лише те, що АЛП тут виконує операції згідно з виразами (3.4) і (3.10) і формує ознаки виду (3.11), (3.13).