Содержание к диссертации
Введение
ГЛАВА 1. Аналитический обзор методов построения цифровых самосинхронных интегральных схем 17
1.1. Возникновение и развитие цифровых микроэлектронных самосинхронных систем 17
1.2. Самосинхронные интегральные схемы как подкласс асинхронных интегральных схем 20
1.3. Модель Маллера для самосинхронной интегральной схемотехники и свойство полумодулярности схемы 24
1.4. Принципы работы самосинхронных интегральных схем: индикация, двухфазный протокол, двухпроводность, самосинхронизирующийся код, обратная связь 26
1.5. Методы синтеза функциональных блоков цифровых самосинхронных интегральных схем программными средствами САПР 38
1.6. Выводы к главе 1 и постановка задачи исследования 43
ГЛАВА 2. Разработка методов схемотехнического синтеза энергоэффективной элементной базы цифровых самосинхронных интегральных схем 46
2.1. Требования к элементам комбинационных самосинхронных интегральных схем 46
2.2. Синтез интегральных схем на схемотехническом уровне на основе С– элементов 49
2.3. Построение и расчет КМОП–схем со свойствами С–элементов 57
2.4. Метод синтеза функциональных блоков самосинхронных интегральных схем с использованием минтермов и макстермов 71
2.5. Самосинхронные схемы на стандартных библиотечных элементах 82
2.6. Метод формирования выходного сигнала самосинхронных схем с использованием минтермов и макстермов без включения выходного инвертора 88
2.7. Выводы к главе 2 97
ГЛАВА 3. Разработка методов построения энергоэффективных самосинхронных блоков интегральных схем 100
3.1. Разработка энергоэффективной конвейерной самосинхронной схемы 100
3.2. Запоминающий элемент самосинхронной схемы 101
3.3. Блок обнуления самосинхронной схемы 103
3.4. Блок самосинхронного комбинационного сумматора 104
3.5. Формирователь индикаторного сигнала 106
3.6. Формирователь инициации управляющего сигнала "Старт"
3.6.1. Формирователь на основе логических операций 107
3.6.2. Формирователь с управляемыми логическими функциями
3.7. Запоминающий регистр суммы 114
3.8. Выводы к главе 3 114
ГЛАВА 4. Анализ результатов экспериментального исследования самосинхронных интегральных схем 116
4.1. Модели МОП–транзисторов 116
4.2. Технология кремний–на–сапфире как основа радиационно–стойких самосинхронных схем 118
4.3. Исследование параметров разработанной элементной базы самосинхронных КМОП–схем, полученных вычислительным экспериментом 120
4.4. Моделирование высокопроизводительной СС–схемы сумматора 135
4.5. Выводы к главе 4 137
Заключение 139
Список используемых источников
- Модель Маллера для самосинхронной интегральной схемотехники и свойство полумодулярности схемы
- Метод формирования выходного сигнала самосинхронных схем с использованием минтермов и макстермов без включения выходного инвертора
- Блок самосинхронного комбинационного сумматора
- Исследование параметров разработанной элементной базы самосинхронных КМОП–схем, полученных вычислительным экспериментом
Введение к работе
Актуальность диссертационной работы
Актуальность разработки и исследования методов построения элементной базы комбинационных энергоэффективных самосинхронных интегральных схем обусловлена следующими основными факторами:
необходимостью оптимизации элементной базы самосинхронных интегральных схем для увеличения их энергоэффективности.
наличием существенных ограничений оптимизации у систем автоматизированного проектирования (САПР) самосинхронных интегральных схем;
— сложностью проектирования самосинхронных комбинационных
КМОП–схем, в результате чего разработчику приходится в ручном режиме
осуществлять поиск наилучшего варианта энергоэффективной КМОП–схемы, с
наименьшим количеством транзисторов.
Из–за большой сложности разработки проектов по-новому ставится вопрос об оптимизированном синтезе СС–схем. Большее внимание уделяется развитию методов блочного синтеза, направленного на создание крупноблочных схем с целью устранения «мелкозернистости», что ведет к оптимизации интегральных схем на транзисторном уровне, снижению рисков наличия сбоев, «гонок сигналов», повышению их энергоэффективности.
Цель и задачи диссертационной работы
Целью диссертационной работы является разработка и исследование методов построения энергоэффективной элементной базы цифровых самосинхронных интегральных схем. Для достижения поставленной цели решались следующие задачи диссертационной работы:
-
Разработка методов схемотехнического синтеза энергоэффективной элементной базы цифровых самосинхронных интегральных схем.
-
Исследование влияния структуры самосинхронных интегральных схем на их энергоэффективность.
-
Разработка метода построения микроэлектронного высокопроизводительного самосинхронного блока с инициацией управляющего сигнала.
-
Экспериментальное исследование энергоэффективности синтезированной самосинхронной элементной базы.
Методы исследования
Для реализации поставленной цели диссертационной работы использовались логические формулы для расчета значений сигналов синтезируемых самосинхронных интегральных схем, Булева алгебра, методы минимизации функций с помощью карт минтермов и макстермов, схемотехническое моделирование (вычислительный эксперимент).
Научная новизна работы
-
Предложены методы схемотехнического синтеза элементной базы цифровых самосинхронных интегральных схем, основанные на минимизации переключательных цепочек транзисторов, позволяющие получать схемы как со свойством запоминания значения сигнала, так и без него.
-
Разработан метод построения микроэлектронного высокопроизводительного самосинхронизируемого блока, основанный на определении фактического окончания рабочей и спейсерной фаз.
-
Предложены методы получения сигналов, управляющих конвейерной самосинхронной схемой на основе JK–триггеров и элементе с управляемыми логическими функциями.
Практическая значимость
-
Синтезированы энергоэффективные элементы самосинхронных интегральных схем, преимущества которых заключаются в уменьшении аппаратных затрат.
-
Разработаны алгоритмы синтеза энергоэффективной элементной базы самосинхронных интегральных схем.
-
Разработан самотактируемый высокопроизводительный блок с самосинхронной организацией.
-
Сформулированы рекомендации для разработчиков самосинхронных интегральных схем по нахождению компромиссного решения между уменьшением количества транзисторов в элементной базе, энергоэффективностью, наличием/отсутствием свойства запоминания в самосинхронных схемах.
Положения, выносимые на защиту
-
Методы синтеза элементной базы энергоэффективных самосинхронных комбинационных интегральных схем.
-
Метод построения микроэлектронного высокопроизводительного самосинхронных блоков.
-
Методы получения управляющего сигнала для конвейерной самосинхронной интегральной схемы.
-
Экспериментально установленные взаимосвязи между методом синтеза и энергетическими и топологическими параметрами самосинхронных интегральных схем.
Достоверность результатов работы
Достоверность научных результатов подтверждается проведением исследований с использованием программы схемотехнического моделирования PSpice САПР OrCad, модели КМОП–транзисторов BSIM 3 (прошедшей процедуру стандартизации в Совете по компактным моделям СМС), данных статистики для сравнения полученных результатов с источниками.
Внедрение результатов работы
Результаты диссертационной работы внедрены на промышленных предприятиях ООО «Центр нанотехнологий» (г. Таганрог), ОАО «ТНИИС» (г.Таганрог), ООО «АВИАОК» (г. Таганрог) и в учебный процесс кафедры КЭС ИНЭП ЮФУ.
Реализация результатов работы
Диссертационная работа выполнялась в соответствии с планом научно– исследовательских работ кафедры КЭС ИНЭП ЮФУ. Работа выполнена в рамках реализации Государственного задания подведомственных образовательных организаций на выполнение проекта по теме «Разработка, исследование и изготовление автоматизированной системы управления процессом тренировки СВЧ–приборов» (проект ПЧ0708–11/2017–09, задание № 8.3795. 2017/ПЧ), ФЦП России № 14.587.21.0025 по теме «Разработка математических моделей, алгоритмов и программного обеспечения для оптимизации производства изделий из сапфира в микро– и наноэлектронике» (уникальный идентификатор проекта RFMEFI58716X0025), проекта «Разработка функционального блока СБИС высокоэффективного помехоустойчивого кодирования/декодирования спутниковых линий связи на основе мемристора и асинхронной логики» Фонда содействия инновациям по программе УМНИК.
Апробация работы
Материалы диссертации обсуждались на научных мероприятиях, в частности: III Всероссийская конференция молодых ученых аспирантов и
студентов «Проблемы автоматизации. Региональное управление. Связь и автоматика» (Россия, г. Геленджик, 2014 г.), ХII Всероссийская научная конференция молодых ученых, аспирантов и студентов «Информационные технологии, системный анализ и управление» (ИТСАиУ-2014) (Россия, г. Таганрог, 2014 г.), Международная конференция молодых ученых стран БРИКС «Сотрудничество стран БРИКС для устойчивого развития» (Россия, г. Ростов–на–Дону, 2015 г.), X Международная научно–практическая конференция «Фундаментальные и прикладные исследования в современном мире» (Россия, г. Санкт–Петербург, 2015 г.), V Научно–техническая конференция с международным участием «Науки настоящего и будущего» в Санкт–Петербургском государственном электротехническом университете «ЛЭТИ» им.Ульянова (Россия, г. Санкт – Петербург, 2016г.), 23–я Всероссийская межвузовская научно–техническая конференция студентов и аспирантов «Микроэлектроника и информатика – 2016» (Россия, г. Москва, 2016г.), XV Международная молодежная научно–техническая конференция «Будущее технической науки» (Россия, г. Нижний Новгород, 2016г.), XIII Международная научно–техническая конференция «Актуальные проблемы электронного приборостроения» (Россия, г. Новосибирск, 2016г.), XI всероссийская научная конференция молодых ученых «Наноэлектроника, нанофотоника и нелинейная физика» (Россия, г. Саратов, 2016 г.), Молодежной инновационной конференции Открытого Университета Сколково (ОтУС) «Навигатор инноватора» (Россия, г. Москва, ИЦ «Сколково», 2017 г.).
Публикации
По материалам диссертационной работы опубликовано 16 печатных работ, из них 6 статей в журналах, входящих в перечень ВАК, 1 статья в журнале, входящем в базу SCOPUS, 9 работ в сборниках трудов конференций.
Структура и объем работы
Модель Маллера для самосинхронной интегральной схемотехники и свойство полумодулярности схемы
В главе приводится классификация существующих видов асинхронных схем. Дается обзор развития наиболее используемых видов асинхронных схем. Затем рассматриваются самосинхронные схемы, как подкласс асинхронных схем. Приводятся основные существующие методы синтеза самосинхронных схем и используемая в них элементная база. В конце главы изучается возможность оптимизации существующей элементной базы самосинхронных схем, создания методов синтеза энергоэффективных элементов. Делаются выводы, ставится задача для исследований.
В качестве первого удачного компьютера без синхронизации можно привести построенный в 50–е годы ORDVAC (Ordnance Variable Automated Computer), который применялся для управления артиллерийским огнем. Асинхронный проект IAS, выполненный под руководством Джона фон Неймана, также был одним из первых устройств без тактового синхросигнала. В 1952 году был создан проект ILLIAC, а в 1962 году — ILLIAC II, они были полностью асинхронными и уже тогда имели преимущества над своими аналогами [27].
В 1959 году появилась «Теория асинхронных схем», ставшая фундаментом современной асинхроники, написанная профессором прикладной математики Иллинойского университета (США) Дэвидом Е. Маллером, опередившим свое время [28]. Но «Теория асинхронных схем» была чисто математической работой и долгое время не была востребована в электронике. Затем Р.Е. Миллер в 1971 году попытался обратить внимание читателей своей книги на подход Дэвида Е. Маллера, но не достиг успеха, поскольку затронул лишь теоретические аспекты модели, что не позволило практикам увидеть схемные решения [29]. Но данная теория асинхронных схем остановилась в своем развитии по причине того, что из нее не были получены способы построения схем. Такие способы были разработаны В.И. Варшавским с сотрудниками [30]. Под его руководством были предложены методы для синтеза практических схем, самосинхронных, а также множество типовых решений. Результаты работы Варшавского с сотрудниками изложены в книгах [31, 32, 33] и многих статьях. Данный коллектив широко известен как в России, так и за границей. Варшавский с коллегами получили примерно 180 авторских свидетельств и патентов, связанных с самосинхронными схемами, в то время как сам руководитель научной группы получил звание «Изобретатель СССР».
Первый самосинхронный микропроцессор был разработан и поставлен в серийное производство в 1974–1975 годах в Зеленограде (СССР) (комплект 4– разрядного КМОП–микропроцессора серии 587) под руководством В.Л. Дшхуняна. В 1975–1981 годах в городе Минске, на НПО «Интеграл» под руководством В.Л. Дшхуняна сотрудники создали и запустили в серийное производство 16–разрядный КМОП–микропроцессор серии 588. Главным конструктором этого микропроцессора был В.А. Шиллер. Для достаточно медленных в то время КМОП –интегральных схем идея В.Л. Дшхуняна о подтверждении приема асинхронных передач позволяла существенно повысить фактическую производительность КМОП–микропроцессоров и обеспечить их работу в широком диапазоне внешних воздействий и температур [34].
В 1980 году профессора Ч. Сейц (Seitz) [35] и Дж. Деннис (Dennis) [36] выдвинули предположение о невозможности синхронного подхода гарантировать получение работоспособных СБИС в условиях субмикронной технологии. Они объясняли это возникновением острых технологических проблем, таких как сложность обеспечения приемлемого процента выхода годных микросхем, увеличение рассеиваемой мощности, повышение величины задержек проводов относительно задержек вентилей. Данные проблемы появлялись из-за уменьшения размеров вентилей, увеличения площади и «плотности» микросхем, повышения быстродействия и связаны со сложностями проектирования и тестирования СБИС, с организацией межмодульных связей и синхронизации. Повышение относительной задержки провода замедляет работу тактового генератора (синхронизатора), поскольку частота тактового генератора должна быть искусственно уменьшена для компенсацирования перекосов локальных синхросигналов. В процессорных структурах из-за их высокой степени интеграции и параллелизма обмен сигналами является неэффективным из-за больших затрат мощности и времени распространения сигнала. Самосинхронный же подход синтеза схем позволяет упростить проектирование топологии СС–схемы и исключить необходимость генерации необходимых тестов.
Проекты Atlas, MU–5, AMULET и асинхронный микропроцессор Caltech продолжали стройную цепь развивающейся, принципиально новой ветви устройств, имеющей как свои преимущества, так и недостатки [27, 37]. Известно еще примеры реализации асинхронных процессорных микроэлектронных изделий. В Калифорнийском технологическом институте было произведено два чипа: Caltech (1989) [38] – первый асинхронный 16– битный RISC–процессор и MiniMIPS [39], созданный по архитектуре R3000.
Микропроцессор TITAC–2, был разработан в Токийском университете в 1997 году [40] и выполнен на архитектуре R2000. При его проектировании применялась ручная трассировка кристалла.
В числе первых самосинхронных DSP–процессоров был создан ASPRO– 216 в 1998 году в Гренобле. В этом же году с помощью системы «Tangram», научно–исследовательской лабораторией Philips был спроектирован самосинхронный микроконтроллер [41]. Свое применение он нашел в пейджерах, где его низкое энергопотребление и электромагнитная совместимости критически важны для работы устройства.
Метод формирования выходного сигнала самосинхронных схем с использованием минтермов и макстермов без включения выходного инвертора
Правильность работы сумматора со свойствами С–элемента подтверждается таблицей истинности (таблицей 2.2). Показанный метод схемотехнического синтеза укрупненных элементов со свойствами С– элементов позволяет избавиться от «мелкозернистости» для работы схемы по ПФС–коду. Представленный метод позволяет схемам работать по двухфазной дисциплине и обнулять значения выходных сигналов во время спейсерной фазы. Базовые синтезированные элементы «И», «ИЛИ», «Исключающее ИЛИ», а также схема переноса для сумматора обладают «защелкой», что дает им свойство запоминания предыдущего значения. Синтез элементов осуществлялся с учетом возможного временного сдвига между значениями входных сигналов. При наступлении спейсерной фазы выходные значения сигналов обнуляются – это необходимо для построения индикаторов окончания переходных процессов, о которой подробно будет сказано в 3 главе.
Этапы схемотехнического синтеза комбинационных схем со свойствами С–элемента:
Шаг 1. Синтезируемая схема на КМОП–транзисторах представляется в виде обобщенной структуры, состоящей из избыточного количества транзисторов, расположенных в верхней и нижней части полуплоскости схемы. К синтезируемой схеме также подключается защелка в виде двух инверторов с положительной обратной связью так, чтобы выход защелки образовывал выход схемы;
Шаг 2. К затворам транзисторов подключаются как входные сигналы (входящие в формулу определения выходного значения синтезируемого элемента), так и неизвестные (искомые) сигналы;
Шаг 3. Составляется таблица истинности, в которую заносятся все значения известных сигналов и состояния выходных (на входе и выходе защелки) сигналов, определяемых по формуле для синтезируемого элемента, а также, записываются неизвестные сигналы. Если в первой строчке выходной сигнал равен логическому «0», то вместо него проставляется значение Qn. В каждой последующей строчке логический «0» заменяется на Qn вплоть до появления логической «1»;
Шаг 4. По обобщенной схеме определяются значения неизвестных (искомых) сигналов, удовлетворяющих выходному состоянию, и заносятся в таблицу истинности. При этом используются значения логического «0», логической «1» и «Х» – произвольное значение искомого сигнала, не влияющее на значение выходного сигнала схемы;
Шаг 5. Составляется карта минтермов для каждого искомого сигнала. Минимизируя карты Карно, находим значения искомых сигналов, выраженные через входные сигналы.
Шаг 6. Если полученная в результате минимизации карты Карно транзисторная структура будет расположена только в нижней части полуплоскости (будет состоять только из n–МОП транзисторов), то в верхнюю полуплоскость необходимо добавить последовательно включенные транзисторы (p–МОП транзисторы), к затворам которых подключается один из известных сигналов в прямой и инверсной форме. Эти транзисторы будут служить для обнуления схемы при наступлении спейсерной фазы;
Шаг 7. Если в процессе синтеза полученная схема будет иметь транзисторы не только в нижней, но и в верхней полуплоскости, то специального введения p–МОП транзисторов в верхнюю полуплоскость не потребуется – синтезированная схема будет успешно обнуляться во время наступления спейсерной фазы уже имеющимися транзисторами из верхней полуплоскости схемы.
Синтез укрупненных элементов также можно организовать с помощью описываемого ниже метода. При этом формируются логические блоки без «защелки», не обладающие свойством запоминания предыдущего выходного Рисунок 2.31. Способ формирования выходного сигнала в представляемом методе значения сигнала. Схемы, синтезированные с помощью представляемого метода, не имеют переключающих пороговых элементов в своем составе (как в NCL–логике). Соответственно, во время рабочей фазы такой схемы переключаются все ее логические блоки, формирующие прямой и инверсный сигналы на выходе схем. Не создается эффекта «частичной» работы схемы, из-за наличия пороговых переключающих элементов, активирующих ту ее часть, которая должна вычислить новые (отличные от предыдущих состояний) состояния на выходе (например, как в представленной выше самосинхронной схеме NCL–сумматора). При использовании такого метода удается избежать «мелкозернистости» синтезированной схемы. Благодаря использованию в данном методе синтеза СС–схем карт Карно, происходит не просто синтез, а еще оптимизация схемы. В синтезируемых логических блоках работа также происходит по двухфазному протоколу с использованием ПФС–кода. Во время спейсерной фазы выходные значения сигналов обнуляются, что необходимо для индикации переходных процессов, о которой подробно будет сказано в 3 главе. Рабочая фаза подразумевает наличие прямых и инверсных значений сигналов на выходе функционирующих блоков. Переходной процесс в такой схеме возникает каждый раз при установлении новых значений сигналов на входах. Представляемый метод предполагает формирование выходного сигнала в виде схемы, показанной на рис. 2.31 [89, 90].
Блок самосинхронного комбинационного сумматора
В главе приводится предлагаемая структурная схема конвейерного СС– сумматора, описывается ее работа с учетом сигнала «Старт». Рассматриваются построение, функционирование и взаимодействие каждого отдельного блока конвейерного сумматора. Показаны этапы формирования управляющего сигнала «Старт» на основе индикаторных сигналов, сигналов окончания рабочей и спейсерной фаз. В конце главы рассматриваются три метода построения блока непрерывной обработки данных, служащих формирователями сигнала «Старт», делаются выводы.
В СС–схемах непосредственное определение моментов окончания переходных процессов в отдельных блоках схемы осуществляет синхронизацию работы схемы [84].
На рис. 3.1 показан пример конвейерной СС–схемы, состоящей из двух блоков. Обычно в каждый блок входит асинхронный регистр (Р), осуществляющий хранение данных на время обработки, комбинационная функция (К), выполняющая обработку данных. К выходу комбинационной функции подключен индикатор (И), фиксирующий момент фактического окончания переходного процесса [84].
Хранение входных данных во время их обработки конвейерной СС– схемой осуществляется «запоминающим элементом». Благодаря «блоку обнуления» в спейсерной фазе все входы сумматора обнуляются, в рабочей фазе – на его входы подаются новые данные. Непосредственно, суммирование поступивших данных в представленной СС–схеме выполняется «блоком комбинационного сумматора». «Формирователь индикаторного сигнала» обрабатывает сигналы переноса комбинационного сумматора и фиксирует фактическое окончание переходных процессов в рабочей и спейсерной фазах для каждого разряда последовательного сумматора. Поскольку представленная СС–схема конвейерная и процесс вычисления в ней происходит циклически (по мере поступления входных данных), необходим «запоминающий регистр суммы», в котором считываются и сохраняются вычисленные значения суммы. Для организации конвейерной работы предложенной СС–схемы, а именно: определения длительностей рабочей и спейсерной фаз сумматора, формирования управляющего сигнала «Старт», обеспечивающего последовательное считывание данных и их непрерывную обработку, необходим «формирователь сигнала непрерывной обработки данных».
Процесс непрерывного суммирования управляется следующим образом. В спейсерной фазе сигнала «Старт», равного логическому «0», происходит запись данных в «Запоминающий элемент», а «Блок обнуления» производит устанавку логического «0» на все входы сумматора. После окончания процесса обнуления выходов сумматора сигнал «Старт» устанавливается «Формирователем сигнала непрерывной обработки данных» в логическую «1». Таким образом запрещается запись информации в «Запоминающий элемент» и происходит инициация процесса вычисления суммвычислительного процесса (рабочая фаза). На выходе сумматора после завершения процесса суммирования устанавливается значение суммы, которое затем фиксируется в «Запоминающий регистр суммы». Наступает следующая спейсерная фаза в протоколе работы СС–схемы и процесс (цикл) повторяется.
Таким образом, предложенная схема является циклической, самосинхронизируемой и самотактируемой, реализующей процесс непрерывной подачи входных данных в схему по мере окончания процедуры предыдущих вычислений.
Детальнее рассмотрим построение, функционирование и взаимодействие блоков конвейерного сумматора.
Как запоминающий элемент может быть использована схема запоминания одиночных входных сигналов, приведенная в [104]. Модифицированный запоминающий элемент с управляющим сигналом «Старт» для предложенной конвейерной СС–схемы показан на рис. 3.3.
В спейсерной фазе транзисторы VТ1, VТ4 открываются и происходит запись входного сигнала Ai в «защелку» на инверторах DD1, DD2. В рабочей фазе транзисторы VT1, VT4 закрываются, и «защелка» запоминает входной сигнал Ai в прямой и инверсной форме, реализуя таким образом ПФС–код.
Чтобы обеспечить работоспособность запоминающего элемента необходимо, чтобы токи насыщения МОП–транзисторов VT1 – VT4 и транзисторов инвертора DD1 были в 3–4 раза больше токов транзисторов инвертора DD2. Такое соотношение токов обеспечивается выбором топологических размеров транзисторов. Для транзисторов VT1 – VT4 и инвертора DD1 ширина затвора может быть выбрана равной 2,0 мкм и 1,2 мкм (для p– и n–канальных транзисторов соответственно). Тогда МОП–транзисторы инвертора DD2 могут иметь ширину затвора 0,8 мкм (p–канальный транзистор) и 0,45 мкм (n–канальный транзистор). При этом длина канала всех транзисторов выбирается равной 0,18 мкм. Токи таких МОП–транзисторов равны 0,8 мА и 0,25 мА, соответственно. Значения токов получены в программе OrCAD при использовании модели МОП–транзисторов BSIM3. Периметр и площадь областей стока и истока рассчитаны по методике, предложенной в [105].
Исследование параметров разработанной элементной базы самосинхронных КМОП–схем, полученных вычислительным экспериментом
Одной из областей применения СС–схем являются космические автономные системы. Для данного применения, при создании интегральных самосинхронных схем, применяются нестандартные технологические подходы создания радиационно–стойких элементов [34].
Наибольшее поражающее воздействие на электронные приборы космической техники вносит импульсное ионизирующее излучение. При воздействии ионизирующей радиации создаются электронно–дырочные пары, в то время как положительно заряженные дырки, из-за своей малой подвижности, оказываются захваченными в ловушки диэлектрика. При увеличении накопленной дозы протонного излучения возрастает положительный заряд диэлектрика и сдвиг уровня порогового напряжения рабочих и паразитных МОП–транзисторов. В значительной степени это справедливо для n–канальных транзисторов, управляемых положительным потенциалом [34].
В России структуры кремний–на–сапфире (КНС) до сих пор составляют основу технологии радиационно–стойких, быстродействующих интегральных схем. Благодаря свойствам кристаллической решетки, стоимости и доступности в объемах, необходимых для массового производства, синтетический сапфир является предпочтительным материалом для изготовления подложки структуры КНС транзистора. Так, предъявляемые заказчиками требования по «выживанию» цифровых КМОП БИС в составе космических систем при предельных уровнях ИИИ в диапазоне 1012 –1013 ед/с и сбоеустойчивости не менее 1011 ед/с, а в ряде случаев и до (1–5) 1012 ед/с являются практически недостижимыми для КМОП БИС, сформированных в объемных кремниевых и эпитаксиальных структурах [111].
В настоящее время создаются экспертные системы принятия оптимальных технологических решений, информационно–математическое обеспечение для выращивания кристалла сапфира, избавляющие от сложности задач контроля и управления процессом кристаллизации [112]. Технология КНС позволяет одновременно снижать потребляемую мощность и габаритные размеры CC– схем, то есть разрабатываются алгоритмы управления процессом кристаллизации сапфира. В России процесс изготовления структуры КНС непрерывно развивается, при создании изолирующей сапфировой подложки учитываются и устраняются недостатки существующего математического и информационного обеспечения получения сапфира [113].
В элементах СС–схем для космических применений модель КМОП– транзисторов BSIM3, используемая в работе, применяться не может. Для схемотехнического моделирования в таком случае необходимы SPICE–модели КНС КМОП–транзистора, учитывающие радиационные эффекты (SOI/SOS– MIEM на основе MOS3 и BSIM3, BSIMSOI–RAD) [114, 115].
Исследование параметров разработанной элементной базы самосинхронных КМОП–схем, полученных вычислительным экспериментом Исследовались параметры схем восьмиразрядных сумматоров, мультиплексоров, четырехразрядных матричных умножителей, четырехвходового компаратора, схем мажоритарной логики, арифметико– логические устройства, состоящего из предложенной и существующей элементной базы.
Для исследования синтезированной в главе 2 элементной базы были промоделированы в САПР OrCAD упомянутые выше схемы. Исследование параметров сумматоров проводилось для восьмиразрядного слова в режиме нулевого спейсера (единичного спейсера для схемы, синтезированной на минтермах и макстермах без инвертора) в диапазоне 420 нс при Епит = 3,3 В и Епит = 5 В. Длительность спейсерной фазы при моделировании СС–схем составляет 10 нс, длительность рабочей фазы также равна 10 нс. В качестве входных данных сумматора (для сигналов А и В) использовано двадцать одно случайное слагаемое, выбранное программно. Топологические размеры МОП– транзисторов в исследуемых схемах были выбраны такими, чтобы входные транзисторы могли переключать защелку с минимальным временем задержки. При этом не должно происходить чрезмерное потребление больших мощностей, что негативно скажется на параметрах исследуемых схем. Для этого транзисторы, на которые подаются входные сигналы, имеют ширину затвора 2,0 мкм – для p–канальных транзисторов, 1,2 мкм – для n–канальных транзисторов. Транзисторы инвертора, включенные в цепь прямой передачи защелки, имеют такие же размеры. Периметр и площадь областей истока и стока расчитаны по методике, предложенной в [105].
В таблицах А.1 – А.12 в Приложении А приведены результаты моделирования восьмиразрядных сумматоров, матричных умножителей, четырехвходовых компараторов, двухвходовых мультиплексоров, мажоритарной логики на три аргумента и четырехбитного арифметико-логического устройства с напряжением питания 5 В и 3,3 В, соответственно.
СС–схемы сравниваются по следующим параметрам: средняя потребляемая мощность Рср, мВт, быстродействие (максимальная задержка распространения з.р., нс, которая измерялась для наихудшего случая), энергетический критерий сравнения – работа переключения, А, пДж, энерготопологический критерий, L, пДжшт. Энергетический и энерготопологический критерии важны для БИС и СБИС. Энерготопологический критерий сравнения схем друг с другом представляет собой произведение работы переключения на количество транзисторов L = AN = Pcp з.р N. Результаты, приведенные в таблицах А.1 – А.12 Приложения А (моделирование СС–схем при Епит = 5 В и Епит = 3,3 В), для наглядности распределим по диаграммам, (рис. 4.2 – 4.14).