Содержание к диссертации
Введение
Глава 1. Анализ существующих методов автоматической генерации топологии аналоговых схем 11
1.1 Основные требования к размещению элементов аналоговых схем 11
1.2 Методы описания плана размещения элементов аналоговых схем 12
1.3 Методы размещения элементов 17
1.4 Методы размещения и разводки элементов 21
1.5 Программные среды для проектирования аналоговых схем 31
1.6 Выводы 32
Глава 2. Особенности проектирования топологии базовых аналоговых блоков 34
2.1 Анализ источников рассогласования элементов и методы их минимизации 35
2.2 Основные требования к построению топологии параметризованного базового блока с общим центром 55
2.3. Разработка алгоритма построения массивов сегментов согласованных элементов 62
2.4. Выводы 73
Глава 3. Проектирование параметризованных базовых аналоговых блоков на основе согласованных матричных элементов 76
3.1 Методика проектирования параметризованных базовых аналоговых блоков 76
3.2 Экспериментальные результаты 91
3.3 Выводы 104
Глава 4. Проектирование параметризованных аналоговых функциональных блоков 106
4.1 Методика проектирования параметризованных аналоговых функциональных блоков 106
4.2 Экспериментальные результаты 113
4.3 Выводы 125
Глава 5. Разработка маршрута проектирования аналоговых СФ блоков с применением параметризованных аналоговых базовых и функциональных блоков 127
5.1 Анализ и оптимизация маршрута проектирования аналоговых СФ блоков 127
5.2 Апробация разработанного маршрута проектирования аналоговых СФ блоков 131
5.3 Выводы 142
Выводы и основные результаты работы 143
Список литературы 149
Приложение 160
- Методы размещения элементов
- Методика проектирования параметризованных базовых аналоговых блоков
- Методика проектирования параметризованных аналоговых функциональных блоков
- Апробация разработанного маршрута проектирования аналоговых СФ блоков
Введение к работе
Актуальность работы.
С увеличением степени интеграции сверхбольших интегральных схем (СБИС), с ростом технических и экономических требований к разрабатываемым аналоговым и цифро-аналоговым устройствам усложняются как сами устройства, так и процесс их разработки. Современные СБИС могут состоять из нескольких миллиардов элементов. Для создания таких устройств требуются новейшие средства автоматизированного проектирования. В состав ИС могут входить как цифровые блоки, так и аналоговые или цифро-аналоговые блоки. Например, системы на кристалле (System-on-a-Chip, SoC) содержат, как правило, микроконтроллер, блоки памяти, АЦП, стабилизатор питания и др. В таких схемах аналоговые элементы составляют меньшую часть, но в то же время их разработка требует больших затрат ресурсов.
Для проектирования цифровых устройств существуют эффективные
современные системы автоматизированного проектирования (САПР),
позволяющие автоматически синтезировать как схемы, так и топологию этих схем. Одной из самых распространенных САПР на сегодняшний день является САПР компании Cadence. В процессе проектирования цифровых блоков с использованием средств САПР Cadence создается синтезируемое поведенческое описание схемы на языке Verilog, проводится синтез, результатом которого является схема, состоящая из логических вентилей и триггеров, входящих в состав цифровой библиотеки. Разработчику создавать библиотеку цифровых элементов не требуется. Топология полученной схемы реализуется также за счет автоматического синтеза. После этого проводится верификация. Таким образом, весь процесс проектирования цифровых блоков полностью автоматизирован.
Методы автоматизированного проектирования аналоговых схем имеют
определенные ограничения. Использование САПР позволяет проектировать
аналоговые устройства следующим образом. Схемы проектируются на
параметризованных библиотечных элементах. Разработчику необходимо
спроектировать схему на таких элементах, определив их основные параметры
(например, ширина и длина канала транзистора, сопротивление резистора,
емкость конденсатора и др.). Для подтверждения правильности установленных
параметров элементов проводится моделирование схемы, позволяющее
определить ее необходимые статические и динамические характеристики, определить влияние разброса параметров элементов на эти характеристики. Топология схемы также выполняется вручную: размещение элементов схемы с заданными параметрами и разводка. При разработке схемы и топологии имеется возможность построения иерархических структур, использование которых упрощает и ускоряет проектирование, а также минимизирует возможность появления ошибок, связанных с копированием элементов, изменением размеров и т.д. После выполнения топологии проводится верификация: проверка проектных норм и соответствие топологии электрической схеме. Затем проводится моделирование схемы с учетом паразитных элементов, экстрагируемых из
топологии. При необходимости улучшения характеристик схемы редактируется топология (в некоторых случаях и схема), снова проводится верификация. При этом небольшое изменение в схеме может привести к значительной переработке топологии, что означает увеличение времени, необходимого на выполнение работы. Таким образом, проектирование аналоговых схем – сложный процесс, требующий больших затрат времени и ресурсов. Автоматизированы только отдельные этапы данного процесса.
В настоящей работе представлены методы, позволяющие в значительной
степени автоматизировать процесс проектирования аналоговых схем, в том числе
синтезировать их топологию. Тем не менее, предложенные решения данной
задачи не являются окончательными, имеются нерешенные проблемы. Сложность
данной работы заключается в том, что при синтезе аналоговых схем помимо
усложняющихся правил проектирования, выполнения согласования элементов
схемы, симметричного расположения шин и многих других топологических
аспектов, необходимо учитывать специфику работы схемы. Даже оптимальное
расположение элементов схемы с точки зрения занимаемой площади может
привести к ухудшению некоторых характеристик схемы. То есть методика,
позволяющая автоматически синтезировать топологию простых усилителей,
может быть совершенно непригодной для синтеза топологии быстродействующих
компараторов. Таким образом, исследование и разработка методов
проектирования топологии аналоговых СФ блоков на основе автоматически формируемых матричных структур является актуальной задачей, выполнению которой посвящена данная диссертация.
Цель работы и задачи исследования.
Целью диссертационной работы является исследование и разработка методов проектирования топологии аналоговых СФ блоков на основе автоматически формируемых матричных структур, позволяющих синтезировать топологию составных частей этих блоков.
Для достижения поставленной цели в работе решаются следующие задачи:
-
Анализ факторов, влияющих на согласование элементов, и определение основных требований к проектированию параметризованных базовых аналоговых блоков.
-
Разработка алгоритма построения массивов сегментов согласованных элементов в зависимости от количества элементов, количества сегментов в них, а также количества строк и столбцов в массиве.
-
Разработка методики проектирования параметризованных базовых аналоговых блоков на основе согласованных матричных элементов.
-
Разработка методики проектирования параметризованных аналоговых функциональных блоков на основе параметризованных базовых аналоговых блоков.
-
Применение разработанных методик и алгоритма при разработке параметризованных аналоговых базовых и функциональных блоков с последующим их применением при проектировании аналоговых СФ блоков.
Научная новизна диссертационной работы заключается в следующих результатах:
-
На основе анализа факторов, влияющих на согласование элементов, определены основные требования к построению параметризованных базовых аналоговых блоков и установлены ограничения на использование в топологии параметризованных базовых аналоговых блоков элементов с минимальными геометрическими размерами.
-
Предложен алгоритм построения массивов сегментов согласованных элементов в зависимости от количества элементов, количества сегментов в них, а также количества строк и столбцов в массиве при проектировании параметризованных базовых аналоговых блоков на основе матричных элементов и удовлетворяющих всем критериям согласования.
-
Установлены ограничения на построение массивов сегментов согласованных матричных элементов в зависимости от количества строк и столбцов в массиве, количества матричных элементов в базовом блоке и соотношения количества сегментов в них.
-
Предложена методика проектирования параметризованных базовых аналоговых блоков на основе независимых от технологии согласованных матричных структур.
-
Предложена методика проектирования параметризованных аналоговых функциональных блоков на основе параметризованных базовых аналоговых блоков.
Практическая значимость работы.
-
Разработан алгоритм, позволяющий организовать сегменты согласованных элементов в массив в зависимости от количества элементов, количества сегментов в них, а также количества строк и столбцов в массиве.
-
Разработана уникальная библиотека параметризованных базовых аналоговых блоков, предназначенных для проектирования прецизионных аналоговых и цифро-аналоговых схем.
-
Разработанные методики использовались для создания новых параметризованных аналоговых базовых и функциональных блоков, что позволило расширить набор библиотечных элементов.
-
Разработан маршрут проектирования аналоговых и цифро-аналоговых схем с использованием параметризованных аналоговых базовых и функциональных блоков, с использованием которого в рамках выполнения ОКР спроектирована библиотека аналоговых IP блоков и СФ блоков, выполненных по технологии КНИ 180 нм, включающая в себя следующие устройства: компараторы, операционные усилители, источники опорного напряжения, детекторы напряжения питания (супервизоры), аналого-цифровые преобразователи, цифро-аналоговые преобразователи и др.
-
Основные результаты диссертационной работы использовались при выполнение следующих НИР и ОКР:
- «Разработка и изготовление на отечественном предприятии по технологии с минимальными топологическими нормами не более 0,18 мкм
библиотеки аналоговых IP блоков для использования в составе сверхбольших интегральных схем «система на кристалле» на предприятиях АО «НИИМЭ» и ПАО «Микрон», постановление Правительства Российской Федерации №1410-35.
- «Разработка практических методов проектирования и создания СФ-
блоков для аналогово-цифровых наноэлектронных систем с ограниченным
ресурсом мощности источника питания с использованием технологии SiGe»,
Задание Минобрнауки РФ № 8.3459.2017/ПЧ, Научный руководитель Чаплыгин
Ю.А.
«Исследование и разработка методов создания источников и приемников излучения сигналов терагерцового диапазона на основе совместного использования SiGe и GaAs технологий », Договор № 16-29-09588, Руководитель Чаплыгин Ю.А.
«Разработка конструкций и технологии изготовления трехмерных интегральных структур, повышающих эффективность холодной эмиссии в устройствах микровакуумной техники», по Соглашению о предоставлении Субсидии с Минобрнауки РФ № 14.578.21.0219 от 26.09.2016, Научный руководитель Чаплыгин Ю.А.
На защиту выносятся:
-
Алгоритм построения массивов сегментов согласованных элементов в зависимости от количества элементов, количества сегментов в них, а также количества строк и столбцов в массиве.
-
Методика проектирования параметризованных базовых аналоговых блоков на основе согласованных матричных элементов.
-
Методика проектирования параметризованных аналоговых функциональных блоков на основе параметризованных базовых аналоговых блоков.
-
Результаты апробации методик на СФ блоках, спроектированных по технологии КНИ 180 нм с использованием транзисторов А-типа и H-типа.
Личный вклад автора.
Результаты, изложенные в настоящей диссертационной работе и приведенные в положениях, выносимых на защиту, получены автором лично. Постановка целей и задач исследования, анализ существующих решений, разработка методик и их применение при разработке аналоговых СФ блоков выполнены лично автором.
Апробация работы.
Основные результаты работы докладывались и демонстрировались на следующих научно-технических конференциях:
21-я Всероссийская межвузовская научно-техническая конференция студентов и аспирантов «Микроэлектроника и информатика - 2014», НИУ МИЭТ, г. Москва, 2014г.;
7-я Всероссийская межвузовская научно-практическая конференция студентов и аспирантов «Актуальные проблемы информатизации в науке, образовании и экономике - 2014», НИУ МИЭТ, г. Москва 2014г.;
57-я Научная конференция МФТИ с международным участием «Актуальные проблемы фундаментальных и прикладных наук в области физики», МФТИ, г. Москва, 2014г.;
22-я Всероссийская межвузовская научно-техническая конференция студентов и аспирантов «Микроэлектроника и информатика - 2015», НИУ МИЭТ, г. Москва, 2015г.;
23-я Всероссийская межвузовская научно-техническая конференция студентов и аспирантов «Микроэлектроника и информатика - 2016», НИУ МИЭТ, г. Москва, 2016г.;
59-я Научная конференция МФТИ с международным участием. «Актуальные проблемы фундаментальных и прикладных наук в области физики», МФТИ, г. Москва, 2016г.;
24-я Всероссийская межвузовская научно-техническая конференция студентов и аспирантов «Микроэлектроника и информатика - 2017», НИУ МИЭТ, г. Москва, 2017г.
Публикации.
По материалам диссертации опубликовано 10 работ, включая 3 статьи в изданиях, входящих в перечень ВАК, 7 - в сборниках научных трудов и тезисах докладов научно-технических конференций.
Структура и объем работы.
Диссертация состоит из введения, пяти глав, заключения, списка использованной литературы, приложения. Объем работы составляет 163 страницы, включая 59 рисунков, 7 таблиц, список цитируемых источников из 111 наименований.
Методы размещения элементов
В настоящее время известно несколько программных средств, предназначенных для автоматизированного размещения элементов [25], [26]. В приведенных ниже методах используются различные методы описания размещения элементов, а также приведены решения по выполнению основных требований к размещению аналоговых элементов, приведенных в разделе 1.1.
В статье [14] представлен метод размещения элементов аналоговых схем, направленный на получение на выходе топологии, удовлетворяющей заданным характеристикам схемы. Для этого перед генерацией топологии элементов схемы и их размещением определяются характеристики, которым схемы должна соответствовать посредством моделирования. Также проводится анализ схемы для определения напряжений в узлах и тока в ветвях, определяющего минимальную ширину шин. Эта информация используется для оценки паразитных емкостей и сопротивлений, а также для площади, зарезервированной для разводки. Кроме того, анализируется чувствительность характеристик схемы к рассогласованию элементов и паразитным составляющим. В результате, генерируется список возможных вариантов построения топологии каждого элемента схемы, после чего с помощью алгоритма имитации отжига [13] выполняется их размещение в соответствии с характеристиками схемы. Для описания плана размещения без разделения на секции использовались абсолютные координаты, ориентация и варианты построения топологии каждого элемента (или кластера элементов) в качестве переменных в алгоритме. При размещении элементов учитываются следующие ограничения: симметричное расположение элементов, согласование элементов, влияние паразитных емкостей и резисторов, объединение выводов элементов.
Программа ALDAC [27] предназначена для автоматической генерации топологии модулей аналоговых КМОП схем и их размещения. Перед генерацией модулей выполняется разбиение схемы на группы, которые определяются типом транзисторов и общим узлом подложки. Кроме того, транзисторы с большой шириной преобразуются в набор транзисторов с меньшей шириной, соединенных параллельно через стоки/истоки. В основе генерации топологии модулей лежит алгоритм построения Эйлерова цикла [28], выполняемый посредством построения графа стоков/истоков. При генерации модулей учитывается согласование транзисторов, по требованию разработчика по бокам могут быть добавлены фиктивные транзисторы. Разработчик также может определять группы транзисторов для генерации. Для размещения модулей на кристалле используется алгоритм имитации отжига [13]. Локальная разводка модулей выполняется с использованием первого и второго слоев металла.
В работе [29] представлен метод размещения элементов, основанный на исследовании допустимых симметричных последовательных пар. Группа симметрии соответствует набору элементов, для которых устанавливается общая ось симметрии. Временная сложность данного алгоритма 0(Gnloglog(n)) при каждом выполнении кода, где G - это количество групп симметрии, п - количество элементов.
В работе [30] представлен метод размещения элементов, в котором также используются последовательные пары и группы симметрии. При использовании этого алгоритма удовлетворяются ограничения на симметричное расположение элементов, налагаемые последовательной парой. Для вывода ограничений в виде системы линейных уравнений из последовательной пары получают граф ограничений. Уменьшение количества линейных выражений и переменных посредством замены выражений для зависимых переменных позволяет сократить время выполнения линейного программирования, используемого для решения полученной системы выражений. В работе [31] представлен алгоритм размещения элементов на основе иерархической кластеризации элементов с использованием HB -деревьев и алгоритма имитации отжига [13]. Размещение элементов производится в соответствии со следующими ограничениями: согласование, иерархическая симметрия, компактное расположение элементов. Как правило, ограничения определяются моделью устройства, типом подложки или кармана, а также устанавливаются разработчиками. Если набор элементов, входящих в состав подсхемы, должен удовлетворять некоторым ограничениям (согласование, симметрия, компактность), то они формируются в кластер. Более того, такие кластеры могут быть определены иерархически, то есть в состав кластера могут входить не только элементы устройства, но и другие кластеры, содержащие другие элементы устройств или кластеры. Размещение согласованных элементов может быть выполнено с помощью алгоритма [32], в котором используется сетка для размещения согласованных элементов, или алгоритма [33], основанного на использовании шаблонов, используемых для составления массивов согласованных элементов.
В работе [34] представлен алгоритм размещения элементов, Plantage, генерирующий размещение аналоговых схем с учетом множества ограничений: симметричное расположение элементов, компактное расположение элементов, согласование с общим центром, минимальное расстояние между элементами, варианты построения топологии элементов. В основе алгоритма лежит метод восходящего проектирования и построение иерархического дерева. Алгоритм начинается с перебора возможных размещений базовых блоков, являющихся листьями иерархического дерева, у которых общий родительский узел, с помощью B -деревьев. Скорость перебора возможных решений для их размещения увеличена за счет проверки выполнимости [12], [29]. В результате сохраняется набор оптимальных по Парето размещений блоков с помощью расширенных функций формы. Эти функции содержат упорядоченный набор форм, описывающих размещение элементов с различными геометрическими соотношениями, а также соответствующее B -дерево. После вычисления всех возможных расположений базовых элементов алгоритм переходит на следующий уровень иерархии, при котором комбинируются результаты предыдущих вычислений. Квазиоптимальные комбинации удаляются на каждом уровне иерархии, ограничивая вычислительные затраты на следующих этапах. Эта процедура выполняется до тех пор, пока не будет достигнут самый верхний уровень иерархии. Результатом выполнения алгоритма является множество оптимальных по Парето расположений элементов, отличающихся геометрическими соотношениями, что позволяет разработчику среди различных доступных топологий выбрать наиболее подходящую.
В работе [35] представлен метод размещения элементов, в котором учитываются как ограничения на симметричное расположение элементов, согласование элементов, так и на температурные характеристики схемы для достижения наилучшего размещения элементов. Мощные устройства могут стать причиной возникновения температурного градиента в кристалле, являющегося одной из причин рассогласования элементов, что ухудшит характеристики схемы. Предложенный алгоритм оптимизирует расположение мощных и маломощных устройств таким образом, чтобы требуемые характеристики термочувствительных согласованных элементов были достигнуты. Основной задачей этого подхода является генерация требуемого температурного профиля между согласованными элементами, а не минимизация температурной разницы между ними. Приведенный в данной работе алгоритм также основан на построении иерархического B -дерева (HB -дерева), а также использовании алгоритма имитации отжига для оптимизации размещения элементов [13]. Температурный профиль характеризуется пониженной температурой в «горячих точках», более сглаженным температурным градиентом в области размещения маломощных устройств, увеличенным расстоянием между мощными и термочувствительными устройствами [9].
В работе [36] разработаны алгоритмы и программное обеспечение CADPAL [37] для автоматизации проектирования топологии прецизионных элементов аналоговых интегральных схем. Программа CADPAL написана на языке объектно-ориентированного программирования C#, интегрирована в среду проектирования Cadence [6]. Разработанные алгоритмы позволяют автоматически сгенерировать топологию прецизионных элементов с выполнением правил проектирования топологии согласованных элементов. Тем не менее, предложенное в работе решение не позволяет разработчику определять размер массива сегментов согласованных элементов, что существенно снижает гибкость применения данной программы. Кроме того, в работе не представлены данные о методах разводки автоматически размещенных сегментов согласованных элементов.
Методика проектирования параметризованных базовых аналоговых блоков
Прежде чем проектировать параметризованный базовый аналоговый блок, следует определить необходимый набор базовых блоков, необходимых при проектировании аналоговых схем и выбрать технологическую библиотеку или технологические библиотеки, на основе которых будут создаваться параметризованные базовые аналоговые блоки [101].
Одни и те же стандартные библиотечные элементы могут быть выполнены для нескольких технологий. В качестве примера рассмотрим p-МОП транзистор, который может быть выполнен как по технологии КНИ, так и по технологии объемный КМОП. Архитектуры этой ячейки могут быть схожи, а могут существенно различаться. В зависимости от технологии один и тот же библиотечный элемент может иметь совершенно разную архитектуру. В технологии объемный КМОП используется стандартная симметричная архитектура p-МОП транзистора, а в технологии КНИ совершенно другие - p-МОП транзистор H-типа и A-типа. На рисунке 3.1 представлены различные топологии p-МОП транзистора в зависимости от значений его параметров и технологической библиотеки.
Также очень часто требуется проектировать схемы по одной технологии, но работающие при различном питании (1,8 В, 3,3 В, 5 В). В состав некоторых библиотек входят специальные транзисторы, работающие при более высоком питании, высоковольтные транзисторы. Их архитектура идентична архитектуре стандартных транзисторов. На рисунке 3.2 представлены топологии стандартного транзистора и высоковольтного транзистора, выполненные по технологии КНИ 180 нм.
Универсальный стандартный библиотечный элемент, подходящий для различных технологий, а также имеющий несколько различных архитектур в рамках одной технологии, сделать не сложно. Для проектирования такого элемента требуется установление дополнительных параметров. Как правило, для каждой технологии проектируются различные стандартные библиотечные элементы, а в рамках одной технологии при необходимости для одного и того же элемента создают различные архитектуры. Например, в состав технологии КНИ входят низковольтные транзисторы H-типа и A-типа, высоковольтные транзисторы, работающих при напряжении питания 3,3 В или 5 В. В целом, проектирование стандартных библиотечных элементов не занимает много времени, создавать их целесообразно отдельно для разных технологий, так как не требуется установления дополнительных параметров. Соответственно, для каждого элемента будут использоваться параметры, исключительно определяющие его геометрические размеры.
Используемые технологии могут различаться только некоторыми правилами и нормами, а могут иметь существенные различия, как например, КНИ и объемный КМОП. Соответственно архитектуры параметризованных базовых аналоговых блоков могут иметь значительные различия, как в структуре составляющих элементов, так и в разводке этих элементов.
Установлено, что с точки зрения автоматизации процесса проектирования в зависимости от используемых технологий и архитектур стандартных библиотечных элементов универсальный параметризованный базовый аналоговый блок, подходящий для любой технологии, сделать достаточно сложно [102]. Архитектуры таких блоков могут иметь значительные различия как в структуре составляющих матричных элементов (например, транзисторов), так и в разводке этих элементов. Создание таких базовых блоков займет много времени, и использовать их в топологии будет неудобно, так как потребуется установить множество дополнительных параметров. Для схожих технологических процессов и/или схожих конструкций элементов возможно создание универсальных параметризованных базовых аналоговых блоков на основе согласованных матричных элементов с помощью введения в программный код возможности использования тех или иных слоев и установления дополнительных параметров.
В качестве примера универсального параметризованного базового аналогового блока рассмотрим дифференциальную пару, спроектированную на основе низковольтных транзисторов H-типа и высоковольтных транзисторов H-типа по технологии КНИ с технологическим нормами 180 нм. Высоковольтные транзисторы отличаются от низковольтных наличием некоторых дополнительных слоев, при этом они имеют одинаковую архитектуру. Следовательно, для дифференциальных пар, состоящих из высоковольтных и низковольтных транзисторов, расположение сегментов и разводка будут идентичными. Так как дифференциальные пары имеют идентичную архитектуру, то достаточно спроектировать только одну дифференциальную пару и задать параметрически использование дополнительных слоев в случае использования высоковольтных транзисторов. На рисунке 3.3 представлены топологии параметризованной дифференциальной пары, спроектированной по технологии КНИ 180 нм на стандартных p-канальных транзисторах и высоковольтных p-канальных транзисторах, имеющих одинаковые геометрические размеры.
Из рисунка 3.3 видно, что в высоковольтных транзисторах для боковых затворов устанавливается большая длина, чем в низковольтных транзисторах. Следовательно, для автоматического расчета ширины шин, соединяющих выводы транзисторов с общими шинами, а также смещения этих шин относительно начальных координат сегментов, требуются изменение тех или иных условий, влияющих на определение ширины шин и смещений.
Рассмотрим разработанную методику проектирования параметризованных базовых аналоговых блоков [103].
Этап 1. Определение параметров базового аналогового блока
На первом этапе для параметризованного базового аналогового блока определяются параметры, значение которых должен задавать разработчик при проектировании схем для получения требуемых характеристик этого блока. Кроме того, при необходимости задаются параметры, которые предоставляют разработчику дополнительную информацию об этом блоке. Минимальным набором необходимых параметров вне зависимости от типа матричных элементов являются параметры, определяющие геометрические размеры матричных элементов и шин, соединяющих общие выводы этих элементов. Без этих параметров базовый аналоговый блок не может быть разработан. Как уже было установлено в главе 2, этих параметров недостаточно. Для повышения гибкости применения параметризованных базовых аналоговых блоков нужно ввести дополнительные параметры, позволяющие варьировать структуру блока. Для этого добавляются параметры, определяющие геометрические размеры фиктивных элементов и их расположение: со всех сторон массива или только с боковых.
Для параметризованного базового аналогового блока, состоящего из транзисторов H-типа, целесообразно добавить параметр, позволяющий устанавливать ширину шин, соединяющих выводы подложки. В большинстве случаев эти шины могут иметь минимальную ширину. Также в зависимости от применения блока выводы подложки и истока могут быть объединены. Как правило, в токовых зеркалах на выводах подложки и истока устанавливается одинаковое напряжение. В дифференциальных парах с целью не увеличения порогового напряжения за счет возникновения разницы потенциалов на подложке и истоке их выводы объединяются.
Для некоторых параметризованных аналоговых блоков для увеличения гибкости применения могут быть добавлены параметры, позволяющие изменять их архитектуру с целью минимизации занимаемой ими площади. Параметры, связанные с металлической разводкой, зависят от архитектуры параметризованного блока, поэтому их следует определять на этапе разводки шин.
После определения параметров в коде записываются необходимые для построения блока значения физических правил проектирования. Для того чтобы программируемый блок не зависел от конкретных значений, их задают параметрически. Поскольку основные физические правила содержатся в технологическом файле, то их значения можно получить с помощью функций, как показано в выражениях: tchf = techGetTechFileypcCellView); drmPolyExtAct = techGetParamytchf " POLY _EXT _ACTIVE"); drmContWidth = techGetSpacingRuleytchf "minWidth" "contact").
Соответственно, различные численные значения физических правил можно записать в одну и ту же переменную. Эти значения будут исключительно зависеть от того, какая технологическая библиотека подключена к библиотеке проекта. Следовательно, структура параметризованного блока не будет зависеть от конкретных значений технологических правил, так как для расчета тех или иных расстояний будут использоваться переменные. Таким образом, один параметризованный базовый аналоговый блок может быть использован при проектировании схемы, например, по технологии КНИ с технологическими нормами 180 нм или 240 нм, причем могут использоваться как стандартные библиотечные элементы, так и высоковольтные.
Методика проектирования параметризованных аналоговых функциональных блоков
Как и в случае параметризованных базовых аналоговых блоков, прежде всего, определяется набор параметризованных аналоговых функциональных блоков, необходимых в библиотеке, и технологическая библиотека или технологические библиотеки, на основе которых будут создаваться параметризованные аналоговые функциональные блоки.
В состав параметризованных аналоговых функциональных блоков помимо параметризованных базовых аналоговых блоков также могут входить следующие элементы: стандартные библиотечные элементы и блоки с постоянными геометрическими размерами [106], [107]. В рамках методики автоматизированного проектирования было установлено ограничение на использование составных элементов параметризованного функционального блока. Так как архитектуры параметризованных базовых аналоговых блоков, спроектированных на транзисторах H-типа и A-типа, существенно различаются, то в рамках выполнения параметризованного функционального блока могут использоваться параметризованные базовые блоки с одинаковой архитектурой матричного элемента. Исключением являются функциональные блоки, в состав которых входят аналоговые ключи, выполненные в разработанной библиотеке только на транзисторах H-типа.
Рассмотрим разработанную методику проектирования параметризованных аналоговых функциональных блоков.
Этап 1. Определение параметров функционального блока
На первом этапе для параметризованного аналогового функционального блока определяются параметры, значение которых должен задавать разработчик при проектировании схем для обеспечения необходимых ему характеристик блока. Кроме того, при необходимости задаются параметры, которые предоставляют разработчику дополнительную информацию об элементе, например, его площадь. Минимальный набор необходимых параметров для параметризованного аналогового функционального блока зависит от его состава. Для параметризованных базовых аналоговых блоков, входящих в состав разрабатываемого блока, необходимо задать параметры, определяющие геометрические размеры согласованных матричных элементов, размеры шин и количество строк в массиве сегментов, для стандартных библиотечных элементов -параметры, определяющие геометрические размеры элементов и количество сегментов. Тем не менее, добавление всех параметров, входящих в состав параметризованного базового аналогового блока, не является целесообразным. Так как в состав функционального блока может входить несколько базовых блоков, то разработчику потребуется устанавливать значения параметров для каждого базового блока. Соответственно, набор параметров должен быть оптимизирован таким образом, чтобы пользователю не требовалось определять значения множества параметров, но при этом сохранялась высокая гибкость применения функциональных блоков. Наиболее оптимальным решением является объединение некоторых параметров в один общий параметр для всех параметризованных базовых аналоговых блоков, входящих в состав параметризованного аналогового функционального блока.
Для повышения гибкости применения параметризованных аналоговых функциональных блоков нужно ввести дополнительные параметры, позволяющие варьировать структуру этих блоков. При разработке таких блоков наличие тех или иных дополнительных параметров зависит от параметров элементов, входящих в состав блоков, и назначения этих блоков. Например, для усилительных каскадов целесообразно ввести параметр, определяющий расположение шин, так как усилитель может быть как с дифференциальным выходом, так и недифференциальным. При наличии нескольких структур в параметризованных аналоговых функциональных блоках количество выводов в них также может изменяться. Поэтому наличие тех или иных выводов в функциональных блоках задается параметрически.
В параметризованном аналоговом функциональном блоке нужно добавить параметр, позволяющий обеспечить защиту от антенного эффекта в случае его возникновения. Защиту от антенного эффекта целесообразно выполнить на этапе разводки шин, сделав разрыв в шинах, объединяющих выводы затворов транзисторов, и соединив их самым верхним металлом.
После этого в коде параметрически задаются необходимые для построения блока значения физических правил проектирования. Таким образом, как и в случае с параметризованным базовым аналоговым блоком один параметризованный аналоговый функциональный блок может быть использован при проектировании схемы, например, по технологии КНИ с технологическими нормами 180 нм или 240 нм, причем могут использоваться как низковольтные стандартные библиотечные элементы и параметризованные базовые аналоговые блоки, так и высоковольтные.
Этап 2. Расположение элементов, входящих в состав блока
На втором этапе проводится расположение элементов, входящих в состав параметризованного аналогового функционального блока. В зависимости от назначения и состава разрабатываемого блока составляющие его элементы могут иметь различное расположение. На рисунке 4.1 представлено различное расположение базовых аналоговых блоков, входящих в состав компаратора, состоящего из двух каскадов [10]: токовое зеркало, задающее ток в дифференциальный усилитель, состоящий из дифференциальной пары и токового зеркала, и выходной каскад, состоящий из дифференциальной пары и токового зеркала. Такой компаратор также может быть спроектирован как параметризованный аналоговый функциональный блок.
Выбор одного из двух вариантов размещения элементов зависит от топологии аналоговой схемы в целом, в состав которой входит компаратор, и от требований к характеристикам компаратора. Вариант размещения элементов, представленный на рисунке 4.1, а, является наиболее оптимальным решением, если заданы требования по быстродействию, так как при таком расположении базовых блоков обеспечивается минимальная длина шин, соединяющих выводы этих блоков. Занимаемая элементами площадь составляет 2612 мкм2. Для уменьшения занимаемой элементами площади, а также минимизации шин в разводке целесообразно расположить фиктивные элементы в блоках только по бокам массива. Размещение элементов, представленное на рисунке 4.1, б, является более компактным, занимаемая элементами площадь составляется 1745 мкм2. При этом длины шин в разводке будут увеличены, соответственно, такое расположение элементов не подходит для быстродействующих компараторов.
Таким образом, с целью упрощения проектирования функционального блока определяется архитектура или несколько архитектур с наиболее компактным и удобным для дальнейшей разводки расположением составляющих его элементов.
Для этого расположение элементов, составляющих функциональный блок, задается параметрически. Несмотря на некоторое уменьшение гибкости применения такого блока, данное решение значительно упрощает его разработку. Так как для параметризованных базовых аналоговых блоков определен параметр, позволяющий изменять количество строк в массивах сегментов согласованных матричных элементов, то в случае наличия требований к параметризованному аналоговому функциональному блоку по высоте и ширине за счет изменения количества строк в массивах сегментов в базовых аналоговых блоках регулируется общий размер блока.
Расположение тех или иных элементов в параметризованном аналоговом функциональном блоке вычисляется также как и в параметризованных базовых аналоговых блоках с помощью координат. Соответственно, для расчета этих координат требуются значения геометрических размеров элементов, входящих в состав этого блока.
Геометрические размеры параметризованных аналоговых блоков зависят от заданных для его параметров значений, определяющих геометрические размеры сегментов согласованных матричных элементов и шин, а также количество строк в массивах сегментов, что позволяет автоматически их вычислять всякий раз при изменении параметров функционального блока. Следовательно, при расположении элементов, составляющих функциональный блок, обеспечивается минимальное допустимое расстояние между ними и, соответственно, минимальная площадь, занимаемая этим блоком, а также выполнение всех правил проектирования, определяемых технологией.
Апробация разработанного маршрута проектирования аналоговых СФ блоков
По разработанному маршруту в ходе выполнения диссертационной работы была создана уникальная библиотека аналоговых элементов, разработанных по технологии КНИ 180 нм, состоящая из параметризованных базовых аналоговых блоков, IP блоков и СФ блоков. В таблице 5.1 представлен состав разработанной библиотеки.
Рассмотрим маломощный компаратор и потенциометр.
На рисунке 5.3 представлена схема маломощного компаратора, спроектированная по технологии КНИ 180 нм. Основными требованиями к такому компаратору являются минимальное смещение нуля и низкая потребляемая мощность, так как компаратор такого типа предназначен для применения в статических устройствах с низкой потребляемой мощностью.
В состав схемы входят 5 параметризованных базовых аналоговых блоков: дифференциальные пары (eDP01_H, eDP02_H) токовые зеркала (eCM01_H, eCM02_H). При проектировании схемы разработчику необходимо задать требуемые параметры этих блоков.
При проектировании топологии элементы из редактора схем импортируются в редактор топологии Virtuoso Layout XL с учетом заданных геометрических размеров. На рисунке 5.4, а представлены сгенерированные элементы схемы без использования параметризованных базовых аналоговых блоков, на рисунке 5.4, б -с использованием параметризованных базовых аналоговых блоков.
Разработчику топологии необходимо соединить сгенерированные элементы в соответствие со схемой. Из рисунка 5.4, б видно, что использование параметризованных базовых аналоговых блоков (дифференциальные пары и токовые зеркала) существенно упрощает проектирование топологии компаратора в целом, так как топология этих блоков автоматически сгенерирована. На рисунке 5.5 представлена топология компаратора, выполненная с использованием параметризованных базовых аналоговых блоков.
В таблице 5.2 представлены этапы проектирования топологии компаратора и время, затрачиваемое на выполнение этих этапов в зависимости от наличия тех или иных параметризованных библиотечных элементов.
Из таблицы 5.2 видно, использование параметризованных базовых аналоговых блоков позволяет значительно быстрее, в 4,35 раз, выполнить разработку топологии маломощного компаратора, использование параметризованных аналоговых базовых и функциональных блоков – в 6,67 раз.
На рисунке 5.6 представлены результаты моделирования компаратора с учетом экстрагированных паразитных элементов и измерения времени задержки. На отрицательном входе задано постоянное напряжение 0,500 В, на положительный вход подан импульсный сигнал с амплитудой от 0,490 до 0,510 В. Время задержки составляет 235 нс.
На рисунке 5.7 представлены результаты измерения времени задержки изготовленного компаратора. Измерение проводилось на плате с использованием измерительной системы National Instruments и осциллографа Agilent. На отрицательном входе задано постоянное напряжение 0,500 В, на положительный вход подан импульсный сигнал с амплитудой от 0,490 до 0,510 В. Для обеспечения такого сигнала на входе использовался делитель напряжения с коэффициентом 5. Таким образом, разница напряжений на входах составляет 10 мВ. Среднее время задержки составляет 235 нс. Также были измерен ток потребления и напряжения смещения нуля, составляющие 10 мкА и 2,8 мВ соответственно. Полученные значения характеристик соответствуют заданным требованиям.
Из рисунков 5.6 и 5.7 видно, что время задержки компаратора, измеренное на плате, соответствует времени задержки компаратора, измеренное при моделировании компаратора с учетом экстрагированных паразитных элементов.
На рисунке 5.8 представлен фрагмент схемы 7-битного потенциометра, спроектированного по технологии КНИ 180 нм. Основными требованиями к такому устройству являются погрешность установления выходного напряжения и погрешность шага квантования.
Аналоговые ключи (eAK03) представляют собой параметризованные базовые аналоговые блоки. Таким образом, при проектировании схемы разработчику необходимо задать требуемые параметры этих блоков. При проектировании топологии аналоговые ключи будут автоматически разведены с учетом заданных параметров. Резистивный делитель также может быть представлен в виде параметризованного аналогового функционального блока, основными параметрами которого являются количество сегментов в каждом резисторе, ширина и длина сегментов и количество строк в массиве.
Разработчику топологии необходимо соединить автоматически разведенные блоки и отдельные элементы в соответствие со схемой. На рисунке 5.9 представлена топология 7-битного потенциометра.
В таблице 5.3 представлены этапы проектирования топологии 7-битного потенциометра и время, затрачиваемое на выполнение этих этапов в зависимости от наличия тех или иных параметризованных библиотечных элементов.
Из таблицы 5.3 видно, что использование параметризованных базовых аналоговых блоков при проектировании топологии 7-битного потенциометра позволяет незначительно ускорить выполнение данной задачи, так как в данной схеме используются простые базовые блоки: аналоговые ключи и инверторы. В случае использования параметризованного сложного резистивного делителя время проектирования топологии 7-битного потенциометра уменьшается вдвое.
На рисунке 5.10 представлены результаты измерения характеристик изготовленного потенциометра. Измерение проводилось на плате с использованием измерительной системы National Instruments и осциллографа Agilent. Погрешность шага квантования составила менее 0,8%, погрешность установления выходного напряжения с учетом погрешности шага квантования 3%. Полученные значения характеристик соответствуют заданным требованиям.
Из анализа измеренных характеристик разработанных аналоговых схем следует, что характеристики схем соответствуют заданным требованиям.
Таким образом, использование параметризованных блоков при разработке аналоговых схем является эффективным решением, позволяющим не только ускорить и упростить процесс проектирования аналоговых схем, но и получить на выходе устройства с заданными характеристиками.
На рисунке 5.11 представлена схема разработанного нами на основе транзисторов A-типа по технологии КНИ 180 нм быстродействующего стробируемого компаратора [109], предназначенного для применения в параллельном АЦП [110], [111]. На рисунке 5.12 представлена его топология.
Из рисунка 5.11 видно, что в схеме используются различные блоки, такие как дифференциальные пары, токовые зеркала, регенеративные пары, согласованные резисторы, которые также могут быть выполнены как параметризованные базовые аналоговые блоки.
На основе анализа разработанных схем был определен состав библиотеки параметризованных аналоговых блоков, использование которой при разработке большинства аналоговых и цифро-аналоговых схем позволит значительно ускорить процесс их проектирования и обеспечить на выходе требуемые характеристики. В таблице 5.4 представлен состав проектируемой библиотеки параметризованных аналогов блоков.
Блоки, состоящие из транзисторов, будут выполнены на основе транзисторов A-типа и H-типа за исключением аналоговых ключей, элементов комбинационной логики и элементов CML логики. Аналоговые ключи проектируются на транзисторах H-типа, элементы комбинационной логики и CML логики – на транзисторах A-типа. Кроме того, блоки, состоящие из транзисторов, также будут выполнены с использованием низковольтных и высоковольтных транзисторов.