Содержание к диссертации
Введение
Глава 1. Цифровые микроконвейерные схемы и диаграммы решений 11
1.1 Асинхронные схемы 12
1.2 Методы организации квитирования между ступенями асинхронной структуры 15
1.3 Моделирование и оптимизация цифровых схем 25
1.4 Булевы функции и их представления 29
1.5 Диаграммы решений 32
1.6 Постановка задачи 39
1.7 Выводы 40
Глава 2. Моделирование цифровых схем с использованием диаграмм решений различной размерности 42
2.1 Вероятностная модель потребляемой мощности 43
2.2 SP-BDD модель цифровых схем 45
2.3 Моделирование мощности на основе SP-BDD представления 49
2.4 Вероятностная модель потребляемой мощности с использованием SP-BDD представления 51
2.5 SPDD модель цифровых КПОМ схем 64
2.6 Логическое моделирование на основе SPDD 65
2.7 Вероятностная модель потребляемой мощности с использованием SPDD представления 69
2.8 Множественная числовая регрессия. Вычисление количества неопределенных входов для SPDD моделирования 78
2.9 Выводы
Глава 3. Моделирование цифровых схем, спроектированных в базисе стандартных ячеек 90
3.1 Описание алгоритма оптимизации 90
3.2 Постановка задачи 94
3.3 Структурная оптимизация цифровых микроконвейерных схем, спроектированных в базисе стандартных ячеек 94
3.4 Сравнение результатов оптимизации 104
3.5 Оценка результатов оптимизации на основе SPDD ПО3.6 Выводы 112
Глава 4. Моделирование цифровых схем, спроектированных в базисе ПЛИС/СБМК 114
4.1 Постановка задачи 115
4.2 Структурная оптимизация цифровых микроконвейерных схем, спроектированных в базисе ПЛИС/СБМК 115
4.3 Сравнение результатов оптимизации 122
4.4 Оценка результатов оптимизации на основе SPDD 127
4.5 Выводы 129
Заключение 131
Список литературы 1
- Методы организации квитирования между ступенями асинхронной структуры
- Моделирование мощности на основе SP-BDD представления
- Структурная оптимизация цифровых микроконвейерных схем, спроектированных в базисе стандартных ячеек
- Структурная оптимизация цифровых микроконвейерных схем, спроектированных в базисе ПЛИС/СБМК
Введение к работе
Актуальность темы.
Одновременно с ростом сложности и степени интеграции современных цифровых устройств возникает все больше проблем при проектировании, моделировании и анализе цифровых схем. Наибольшие трудности возникают при распределении синхросигнала по площади кристалла с современными технологическими нормами. Одной из проблем в этом случае является разница между временем задержки синхросигнала и временем срабатывания логических элементов цифровой части, что влечет за собой необходимость включения в схему дополнительных элементов, обеспечивающих одновременное срабатывание всех триггеров. Площадь дерева синхросигнала с дополнительными элементами в этом случае часто занимает до половины площади всего кристалла. Еще одной проблемой глобальной синхронизации цифровых схем является повышенный уровень шумов, вносимый в глобальные цепи кристалла одновременным срабатыванием всех логических элементов.
Выходом из сложившейся ситуации может быть либо
доработка существующих средств автоматизированного
проектирования дерева синхросигнала, с учетом специфических
эффектов, возникающих для схем с наноразмерными
технологическими нормами и сверхбольшой степенью
интеграции, либо переход к альтернативным принципам
проектирования цифровых схем без использования глобального
дерева синхросигнала, т.е. асинхронных схем. В асинхронной
логике глобальный синхросигнал заменяется некоторой формой
квитирования между соседними регистрами. Одним из наиболее
часто применяемых протоколов квитирования
самосинхронизации цифровой схемы является 2-фазный протокол со связными данными, известный под названием микроконвейер. Настоящая работа посвящена исследованию методов и алгоритмов для моделирования цифровых
микроконвейерных КМОП схем. Инструментами для исследований выбраны диаграммы решений различной размерности.
Диаграммы решений, и в частности специальные их виды, являются актуальными и эффективными представлениями для цифровых КМОП схем. Диаграмма двоичных решений - BDD (binary decision diagrams) - это структура данных для представления Булевых функций. В свою очередь последовательно - параллельные диаграммы двоичных решений -SP-BDD (serial parallel - binary decision diagrams), являются адекватной и канонической моделью цифровых КМОП схем. В работе также рассматриваются диаграммы троичных решений Троичные диаграммы решений - TDD (ternary decision diagrams) являются удобным представлением для неполно определенных Булевых функций, или т.н. Клиниевых функций. В отличие от двоичных диаграмм решений, в TDD есть возможность учета третьего состояния сигнала. В работе таким состоянием рассматривается состояние неопределенности - U (undefined), при этом возможное значение U принадлежит интервалу логических значений {0;1}. По аналогии с SP-BDD, в работе вводится понятие SP-TDD (последовательно-параллельная диаграмма троичных решений).
Предлагаемые в настоящей работе алгоритмы и их программные реализации позволяют проводить моделирование и оптимизацию цифровых, в частности, микроконвейерных КМОП схем. Отличительной особенностью данной архитектуры является возможность представления большинства цифровых схем в виде микроконвейера, как синхронных, так и асинхронных.
Цель работы и задачи исследования.
Цель диссертационной работы состоит в разработке методов, алгоритмов и программ для моделирования цифровых микроконвейерных КМОП схем. Для достижения этой цели в работе поставлены и решены следующие задачи:
1.Разработка и программная реализация алгоритмов для моделирования и анализа параметров цифровых схем на основе последовательно-параллельных диаграмм двоичных решений.
2.Разработка алгоритма оценки и вероятностного анализа потребляемой при переключениях мощности цифровых микроконвейерных схем с использованием последовательно -параллельных диаграмм решений различной размерности.
3.Разработка и программная реализация методов и алгоритмов моделирования цифровой КМОП схемы на основе последовательно-параллельных диаграмм троичных решений.
4.Разработка методов и алгоритмов для моделирования и оптимизации микроконвейерной архитектуры с использованием последовательно-параллельных диаграмм двоичных решений.
5.Проведение численных экспериментов с применением разработанных методов для моделирования и оптимизации цифровых микроконвейерных схем, спроектированных в базисах стандартных ячеек и ПЛИС/СБМК.
б.Проведение сравнительного анализа с коммерческими программами для подтверждения эффективности предложенных методов.
Методика проведения исследований разработанных методов и алгоритмов включает использование аппарата Булевой алгебры, теории графов, в частности специальных диаграмм решений различной размерности (SP-BDD, SP-TDD), теории вероятности, теории оптимизации на этапе проектирования и компьютерного моделирования.
Научная новизна разработок, представленных в данной диссертационной работе, заключается в следующем:
1.Разработан алгоритм и его программная реализация для
моделирования цифровой схемы и вероятностного анализа
потребляемой мощности, основанный на использовании
последовательно-параллельных диаграмм решений,
позволяющий повысить точность оценки потребляемой мощности для цифровых микроконвейерных схем.
2. Введено понятие последовательно-параллельных диаграмм троичных решений (SP-TDD), которые, в отличие от существующих методов, позволяют проводить моделирование цифровой схемы с учетом третьего - неопределенного состояния сигнала и повысить производительность моделирования.
3.Разработан метод оптимизации цифровых
микроконвейерных КМОП схем на основе SP-BDD, который, по
сравнению с существующими, позволяет повысить
эффективность оптимизации микроконвейерной архитектуры.
Основные результаты и положения, выносимые на защиту.
1.Алгоритм моделирования цифровых схем с использованием диаграмм решений различной размерности.
2.Алгоритм вероятностного анализа потребляемой цифровой схемой мощности с использованием диаграмм решений различной размерности.
3.Алгоритм моделирования цифровой схемы с использованием последовательно - параллельных диаграмм троичных решений
3.Методы моделирования и оптимизации цифровых микроконвейерных КМОП схем, спроектированных в базисах стандартных ячеек и ПЛИС/СБМК.
4.Маршрут моделирования и оптимизации для цифровых микроконвейерных КМОП схем с использованием диаграмм решений различной размерности. Реализация.
Предложенные методы и алгоритмы реализованы в виде комплекса программ для моделирования цифровых микроконвейерных схем, спроектированных в базисах стандартных ячеек и ПЛИС/СБМК.
В результате численных экспериментов было доказано, что использование этих методов и алгоритмов в современных условиях является одним из возможных путей разработки программного комплекса для проектирования современных
синхронных и самосинхронных СБИС, отвечающих мировым стандартам.
Практическая значимость работы.
Методы и алгоритмы, предложенные в данной работе, а также их программные реализации могут быть использованы для эффективного проектирования синхронных и самосинхронных СБИС, реализованных как в базисе стандартных ячеек, так и в базисе ПЛИС/СБМК.
Результаты работы внедрены в процесс проектирования цифровых схем на предприятиях ЗАО «ПКК Миландр», ОАО «Ангстрем», а также в учебный процесс НИУ «МИЭТ».
Апробация работы.
Результаты диссертационной работы были доложены:
> на 20-ой всероссийской межвузовской научно-технической
конференции «Микроэлектроника и информатика — 2013»
(Зеленоград, 16-19 апреля 201 Зг);
^ на 2-ой международной научно-практической конференции
"Актуальные проблемы современной науки в 21 веке"
(Г.Махачкала, 30 августа 2013г); ^ на 4-ой международной научно-практической конференции
"Научные аспекты инновационных исследований" (Г.Самара,
4-6 декабря 2013г);
> на 22 всероссийской межвузовской научно-технической
конференции «Микроэлектроника и информатика — 2015»
(Зеленоград, 22-24 апреля 2015г).
Публикации.
Результаты автора по теме диссертации опубликованы в 8 работах, в том числе в четырех журналах, рекомендованных ВАК.
Структура и объем работы.
Методы организации квитирования между ступенями асинхронной структуры
Непрекращающийся рост степени интеграции и сложности систем на кристалле приводит все к большим трудностям моделирования, проектирования, анализа и синтеза цифровых схем. В случае современных схем с ультра маленькими проектными нормами, одной из основных становится проблема распределения синхросигнала. При проектировании дерева синхросигнала для современных схем используются различные дополнительные элементы и специальные методы проектирования, обеспечивающие помехоустойчивость и снижение потребляемой мощности. Такие подходы позволяют снижать отрицательные эффекты уменьшения проектных норм, но одновременно приводят к тому, что в современных цифровых СБИС для обеспечения синхронизации служит до 50 процентов площади кристалла. Следует отметить так же проблему повышения уровня шумов во время срабатывания всех логических элементов при глобальной синхронизации, которая особенно актуальна для небольших цифро-аналоговых схем.
Возможным выходом из сложившейся ситуации является либо доработка существующих средств автоматизированного проектирования синхронных схем с учетом специфических эффектов, либо переход к альтернативным принципам проектирования цифровым схем. Таким альтернативным способом является проектирование цифровых схем без использования единого глобального дерева синхросигнала, т.е. асинхронных схем. Схемы такого типа позволяют избежать многих трудностей, но, в свою очередь, приводят к ряду дополнительных сложностей, обусловленных в основном отсутствием средств автоматизированного проектирования.
Таким образом, существует необходимость фундаментального исследования и разработки методов автоматизации проектирования асинхронных схем и систем различных типов и выработка рекомендаций с законченными маршрутами проектирования цифровых схем для СБИС и систем на кристалле различных типов. 1.1 Асинхронные схемы
Существует множество работ, в которых рассматриваются методы для проектирования цифровых асинхронных схем. В них исследуются множество возможных вариантов для построения асинхронных процессоров [1] и асинхронных схем в общем [2].
Основное преимущество проектирования цифровых синхронных схем это простота синтеза и временного анализа. Синтезатор может создавать логические схемы на основе простых алгоритмов, без необходимости устранять возможности проявления рисков сбоя или добавлять дополнительные элементы для обеспечения взаимодействия между частями системы (дополнительные элементы нужны в асинхронных схемах). Проектирование синхронных схем сводится к описанию алгоритма их работы на уровне передачи данных от регистра к регистру.
При использовании синхронного метода организации управления потоками данных система управляется глобальным синхросигналом, и, соответственно, процесс вычисления разделен на дискретные временные отрезки. Такая система должна проектироваться таким образом, чтобы по истечению очередного периода синхросигнала (дискретного отрезка) на выходе комбинационных блоков схемы были достоверные и стабильные данные. К средствам автоматизированного проектирования в этом случае предъявляются требования для обеспечения этого условия, чтобы позволить разработчикам сконцентрироваться на системном уровне. При современном уровне технологических норм возникают дополнительные физические эффекты, учитывать которые в алгоритмах средств автоматизации проектирования становиться все сложнее.
В случае использования единого глобально синхросигнала, период между его тактами не должен быть меньше, чем время работы самой медленной комбинационной части микросхемы, рассчитанное для наихудших условий работы. Пока одна часть микросхемы будет обрабатывать свою порцию данных, остальные комбинационные части будут неактивны. Таким образом, быстродействие любой синхронной цифровой схемы определяется быстродействием самого медленного комбинационного участка.
Одной из главных особенностей КМОП схем является практически нулевое потребление тока в статическом режиме. КМОП элементы потребляют мощность только в момент переключений. В случае синхронных цифровых схем, глобальных синхросигнал заставляет переключаться все регистры цифровой схемы, независимо обрабатывания данных, что приводит к неэффективной трате мощности.
Альтернативой подходом, позволяющим избежать рассмотренные проблемы, является асинхронная логика. В асинхронной логике глобальный синхросигнал заменяется некоторой формой квитирования между соседними регистрами. На Рис. 1.1а представлен синхронный микроконвейер с едиными синхронизирующим сигналом (elk), а на Рис. 1.16 его асинхронная реализация.
Моделирование мощности на основе SP-BDD представления
Последовательно-параллельные цепи широко используются в цифровых КМОП схемах в качестве верхних (pull - up) и нижних (pull - down) цепей КМОП вентилей. Для различных целей существуют различные представления 1111 - цепей [88]. Автором рассматривается представление 1111 - цепи (как для ее булевой функции, так и для ее электрической схемы), основанное на использовании диаграмм двоичных решений [89] специального вида. Это представление было использовано в работе [90] и названо Series-Parallel (последовательно -параллельная) BDD - SP-BDD. Дальнейшее развитие данное представление получило в работах [91-92]. Представление цифровой схемы в виде последовательно-параллельных диаграмм решений дает возможность эффективного манипулирования 1111 - цепями при разработке различных алгоритмов.
Последовательно-параллельная цепь состоит из ключей. Ключом является прибор с двумя терминалами (исток и выход), который может находиться в двух взаимоисключающих состояниях: состояние проводимости или состояние непроводимости. С ключом связывается булева переменная, значение 1 которой соответствует состоянию проводимости, а значение 0, соответственно, состоянию непроводимости. МОП транзистор является ключом с истоком и стоком в качестве двух терминалов. Состояние проводимости или непроводимости зависит от потенциала затвора. Последовательно-параллельной цепью может являться как ключ, так и последовательное или параллельное соединение двух 1111 - цепей. Определение 1111 - цепи приведено на Рис. 2.2
Терминалы построенной 1111 цепи также будут называться истоком и выходом. Если существует путь от одного терминала к другому, цепь будет находиться в проводящем состоянии. Путь в данном случае состоит из проводящих ключей. Если данный путь не существует, 1111 цепь находится в непроводящем состоянии. 1111 - цепь будет связываться с булевской переменной, которая принимает значения 1 - для проводящего состояния, 0 - для непроводящего состояния. Такая булевская переменная является функцией состояний ключей, образующих 1111 цепь.
SP-BDD, ассоциированная с ПП цепью, это ROBDD (reduced ordered BDD, т.е. минимизированный граф функции) для булевской функции, ассоциированной с 1111 цепью, если выбранный порядок переменных - это линейный порядок, ассоциированный с 1111 цепью.
Процесс построения SP-BDD можно описать как последовательность следующих шагов: 1. формирование ROBDD для простейшей (элементарной) булевской функции;
Для 1111 - цепи, ее SP-BDD представление не является единственной (в общем случае), так как не является единственным ассоциированный с цепью линейный порядок. Можно получить некий линейный порядок перестановкой двух 1111 - подцепей, которые соединены параллельно. На Рис.2.4 приведен пример 1111 - цепи и двух ассоциированных с ней SP-BDD (соответствующих различным линейным порядкам). исток выход
В случае стандартного статического КМОП вентиля, с верхней и нижней 1111 цепями (pull up и pull down), линейный порядок единственный, так как он ассоциирован одновременно с обеими цепями. Вентиль состоит из пары комплементарных транзисторов. Каждая пара состоит из р- и п- транзисторов (р-канального и п-канального), которые контролируются одним сигналом. В верхнюю цепь входит р-транзистор, а в нижнюю - п-транзистор. При этом, если две 1111 подцепи в верхней цепи соединены параллельно, то два 1111 подцепи из соответствующих транзисторов в нижней цепи соединены последовательно, и наоборот. Представляющая КМОП вентиль SP-BDD, ассоциирована с его верхней 1111 цепью и построена с использованием линейного порядка, ассоциированного с обеими цепями вентиля (верхним и нижним). Так как линейный порядок является единственным, представление вентиля в виде SP-BDD так же является единственным (каноническим) представлением.
Структурная оптимизация цифровых микроконвейерных схем, спроектированных в базисе стандартных ячеек
В обоих случаях наблюдаемое значение статистики Пирсона не попадает в критическую область: Кнабл Ккр, поэтому нет оснований отвергать основную гипотезу нормальности распределения. Справедливо предположение о том, что данные выборки имеют нормальное распределение.
Суммируя, во всех случаях распределение плотности вероятности потребляемой цифровой схемой мощности являлось нормальным, как в случае использования SP -BDD представления, так и в случае с SPDD.
Для всех экспериментов применение SPDD представление повышается производительность моделирования как минимум на порядок. 2.9 Выводы
Разработан алгоритм и его программная реализация для SP-BDD моделирования цифровой схемы, позволяющая получить распределение плотности вероятности потребляемой мощности при переключениях. Вероятностная модель мощности дает возможность получить распределение плотности вероятности мощности большой интегральной схемы в целом, используя распределения вероятностей составных частей схемы. В случае микрокнвейерных схем составными частями являются комбинационные блоки микроконвейера.
В главе введено понятие последовательно - параллельных диаграмм троичных решений, которые так же являются адекватными моделями КМОП схем. В SPDD учитывается третье - неопределенное состояние сигнала. При SPDD моделировании цифровых схем повышается производительность моделирования минимум на порядок за счет уменьшения количества тест-векторов, с условием сохранения их разнообразия.
При определенном количестве неопределенностей на входах, результаты, полученные при помощи SP-BDD моделирования, были получены как минимум на порядок быстрее (за меньшее количество тактов работы программы) при SPDD моделирования. Для половины тестовых схем значения необходимого количество неопределенностей (U) были найдены эмпирическим путем. Используя эти значения и инструменты множественной числовой регрессии, были найдены значения U для SPDD моделирования остальных тестовых схем.
.Все полученные распределения плотности вероятности потребления схемой мощности в случае SP-BDD и SPDD моделирования подчинялись нормальному закону и к ним применим закон больших чисел и предельная теория. Глава 3. Моделирование цифровых схем, спроектированных в базисе стандартных ячеек Логический синтез цифровых схем можно разделить на две стадии. Первая стадия логического синтеза, технологически независимая, состоит из преобразований Булевых функций [93], которые могут быть представлены в виде диаграммы решений различной размерности. Во второй стадии, технологически зависимой, Булевы функции отображаются в элементный базис [94]. Цифровая схема может быть отображена в базис стандартных ячеек или ПЛИС/СБМК.
В данной главе рассмотрена структурная оптимизация микроконвейерных схем, спроектированных в базисе стандартных ячеек. Проектирование на основе стандартных ячеек существенно сокращает время разработки цифровых схем, снижает стоимость проектирования за счет сокращения рабочей памяти рабочей станции и сокращает время моделирования за счет использования заранее смоделированных элементов. Ячейки (логические элементы) проектируются и оптимизируются заранее с достижением необходимого баланса между параметрами ячейки. Однако такой подход обладает также набором недостатков. Библиотека зафиксирована до начала проектирования блока, следовательно, более разнообразный набор, который может быть необходим для проектирования конкретных блоков, не может быть использован. Также следует отметить, что в данном случае качество проектирования очень сильно зависит от качества библиотеки стандартных ячеек.
В главе рассмотрены микроконвейерные схемы, спроектированные базисе стандартных ячеек. Предложен алгоритм для структурной оптимизации цифровой схемы, имеющей архитектуру микроконвейера, использующий алгоритм структурной оптимизации, основанный на SP-BDD представлении цифровой схемы [95]. Структурная оптимизация или ресинтез представляет собой последовательность следующих основных шагов: 1. Преобразование ДеМоргана. На этом шаге программа оптимизации меняет вентиль на комплементарный, с добавлением или удалением инверторов на его входах и выходах. 2. Переупорядочение. Меняет местами две 1111 - цепи, соединенные последовательно, в верхней или нижней цепи вентиля [96]. 3. Шаг декомпозиции. Разбивает сложный вентиль на два последовательных вентиля с инвертором между ними. 4. Шаг слияния. Объединяет два последовательных вентиля с инвертором между ними в один сложный вентиль. Если промежуточного инвертора нет, то для одного из двух вентилей может быть выполнено предварительное преобразование ДеМоргана. В результате слияния может появиться вентиль с избыточной структурой. Поэтому после слияния производится минимизация вентильной BDD [97].
Каждый шаг отжига содержит случайно (с эмпирическими весами) выбранный основной шаг локального ресинтеза (переупорядочение, декомпозиция или слияние), вслед за которым производится полное исследование суперсостояния и быстрый сайзинг состояния, оптимального в данном суперсостоянии. После завершения отжига наилучшее из исследованных состояний выбирается в качестве результата локального ресинтеза [98].
Описанный выше алгоритм оптимизации цифровых КМОП схем реализован в программе ОРТІ [99]. Эта программа предназначена для структурной оптимизации (ресинтеза) комбинационных схем большого размера, а также комбинационных подсхем, выделенных в схемах, в целом не являющихся комбинационными. В качестве целевой функции оптимизационной задачи может использоваться площадь кристалла, быстродействие (максимальная задержка) или потребляемая мощность схемы. Исходная схема читается программой из главного и вспомогательных файлов, содержащих описание схемы в формате программы SPICE.
Структурная оптимизация цифровых микроконвейерных схем, спроектированных в базисе ПЛИС/СБМК
В Таблице 4.11 проведены результаты оптимизации для всех тестовых схем по 3-м вариантам оптимизации и сравнительный анализ. Анализ трех вариантов оптимизации проводился с точки зрения размеров и быстродействия схем. Под размером в данном случае подразумевается количество LUT-OB В схеме, а под быстродействием длина максимального критического пути, измеряемого количеством LUT-OB на этом пути.
В первой колонке указаны исследуемые схемы. Во второй и третьей колонке соответственно исходный размер (под размером в данном случае понимаем количество поисковых таблиц в комбинационной части схемы, «Р» в таблице) и исходное быстродействие, то есть минимальный период («МП» в таблице) тактового сигнала, на котором может работать схема. В данном случае под минимальным периодом понимается максимальная длина критического пути комбинационного фрагмента микроконвейера, вычисленная в предположении единичной задержки каждого УЛМ. Три варианта оптимизации в таблице обозначены соответственно Опт.1, Опт.2, Опт.З. Результаты эксперимента для 3-х вариантов оптимизации представлены соответственно в колонках 4,6,7,9,10,12. Проценты уменьшения размера («%» в таблице) в результате оптимизации схем представлены в колонках 5,8,11.
Из приведенной таблицы видно, что для всех тестируемых схем оптимизация приводит к уменьшению размера, в ряде случаев значительному (максимальное значение для одной схемы 44,5 процентов). Быстродействие схем во всех случаях значительно (для одной схемы в 3,5 раз) улучшается, в том числе с укрупнением оптимизируемых фрагментов. Для сравнения, для тех же схем, по первым двум вариантам оптимизации были получены следующие результаты: уменьшение размера на 27.1 процента в первом варианте, на 29.3 процента во втором, увеличение быстродействия в 1.4 раза в первом варианте, в 1,75 раза.
Результаты оптимизации были сравнены с результатами синтеза программы Xilinx ISE. Набор программных инструментов Xilinx ISE служит в качестве общей платформы для разработчиков при одновременном проектировании ПЛИС и СБМК. Из основных функций Xilinx ISE стоит отметить несколько: генерация многочисленных IP-блоков (внутренняя память, PLL, интерфейсы ввода/вывода, интерфейсы внешней памяти, встроенный процессор и соответствующая периферия, функции DSP и многое другое).
Следует отметить, что сгенерированные IP блоки хорошо походят для размещения регистров микроконвейера.
Набор средств может быть использован для синтеза и настройки ПЛИС, а так же для отображения логических функций ALM на ячейки устройств семейств компании Xilinx. В работе логические функции отображались на устройство Spartan-II XC2S200PQ208-5.
Пример отображения схемы в программе приведен на Рис. 4.7 и Рис. 4.8. Исходная тестовая схема cnt_0, представленная в виде микроконвейера, была синтезирована и отображена в ПЛИС XC2S200PQ208-5 семейства Spartan-3 посредством САПР Xilinx ISE.
В работе рассмотрены методы и алгоритмы моделирования цифровых, в частности, микроконвейерных КМОП схем с использованием диаграмм решений различной размерности. Введено понятие последовательно-параллельных диаграмм троичных решений и SPDD представления цифровой схемы, которые, в отличие от существующих, позволяют проводить моделирование цифровых схем с учетом неопределенного состояния сигнала. Моделирование с неопределенностью позволяет сократить время моделирования минимум на порядок по сравнению с SP-BDD, с условием сохранения точности.
Исследована возможность вероятностного анализа полученных результатов по потреблению мощности. Получены распределения вероятностей для потребления мощности всех тестовых схем, проверено подчинение этих распределений нормальному закону. Проверка нормальности была проведена по критерию хи - квадрат Пирсона. Все распределения оказались нормальными и к ним применимы закон больших чисел и предельная теория.
Предложены методы для моделирования и оптимизации цифровых микроконвейерных схем, спроектированных в базисах стандартных ячеек и ПЛИС/СБМК с использованием диаграмм двоичных решений. Был проведен сравнительный анализ результатов оптимизации по предложенному в работе методу с результатами синтеза коммерческих программ, доказана эффективность предложенных методов. Проведен анализ оптимизации с точки зрения потребляемой схемой мощности с использованием диаграмм троичных решений.