Введение к работе
Актуальность работы
В последние годы с переходом на субмикронные и нанотехнологии появляются новые требования к алгоритмам САПР. В первую очередь это связано с тем, что уменьшение технологических размеров элементов интегральных схем (ИС) привело к увеличению задержки проводников по сравнению с задержкой элементов. Уже на современных технологиях 65 и 45 нм, задержка в проводниках соизмерима с задержками элементов ИС. В задаче размещения стандартных ячеек возникла потребность в новых алгоритмах, которые обеспечивали бы высокое качество и возможность оптимизации реальных характеристик СБИС, таких как производительность, трассируемость, потребляемая мощность и т.д. Традиционный критерий оптимизации размещения - суммарная длина проводников - уже не является достаточным, так как корреляция между ним и качественными параметрами схемы ухудшается с переходом на новые технологии. Это связано, например, с квадратичной зависимостью задержки в проводнике от его длины, а также с уменьшением трассировочных ресурсов. Поэтому крайне важен переход от традиционного критерия к оптимизации быстродействия и трассируемости схемы на этапе размещения с появлением первой информации о проводниках. Под трассируемости в задаче размещения понимается степень загруженности проводниками областей, разрешенных для трассировки (congestion).
Цель диссертационной работы состоит в разработке методов размещения стандартных ячеек, которые включает в себя:
новые методы глобального размещения, позволяющие явно
оптимизировать такие параметры схемы как быстродействие и
трассируемость,
методы легализации размещения, которые дают возможность
оптимизировать те же параметры схемы, что и на этапе глобального
размещения.
Для достижения данной цели в диссертационной работе решаются следующие задачи:
разработка методов оптимизации трассируемое в процессе размещения стандартных ячеек,
разработка методов оптимизации быстродействия схемы в процессе размещения стандартных ячеек,
разработка аналитического метода легализации размещения, минимизирующего деградацию характеристик, полученных на этапе глобального размещения
Научная новизна результатов, представленных в данной диссертационной работе, заключается в следующем:
Предложена идея размещения дополнительных точек деревьев Штейнера одновременно со стандартными ячейками, что позволяет адаптировать топологию деревьев к изменениям размещения и более точно моделировать трассировку, по сравнению с известными методами.
Предложена идея вычисления в алгоритме временного анализа значения и вектора производных функции быстродействия, зависящей от координат ячеек, что позволяет оптимизировать актуальные временные характеристики схемы на каждой итерации размещения, в отличие от традиционных подходов, требующих независимого выполнения этапов размещения и временного анализа.
Предложена идея использования аналитических методов для решения задачи легализации размещения, которые позволяют оптимизировать такие характеристики схемы, как быстродействие и
трассируемость, в отличие от существующих дискретных методов, минимизирующих величину суммарного сдвига ячеек.
Реализация.
На базе предложенных алгоритмов разработан комплекс программ для оптимизации производительности и трассируемое схемы на этапах глобального и детального размещения в программном продукте "Synergy". Разработанные программы внедрены в ЗАО "Интел" для проектирования сложных схем, которые имеют жесткие ограничения на быстродействие или проблемы с трассируем остью.
Практическая значимость работы.
Использование разработанных методов и реализованных программ при проектировании реальных компонент высокопроизводительных микропроцессоров внутри компаїпіи «Интел» показали значительное улучшения таких параметров схем, как быстродействие и трассируемость, в сравнении с существующими промышленными пакетами проектирования СБИС. Основные теоретические результаты используются в учебных процессах в МФТИ и МГУ им. М.В.Ломоносова.
Апробация основных теоретических и практических результатов работы проводилась на конференциях:
Great Lakes Symposium on VLSI (Orlando, USA, 2008r., 1 доклад)
East-West Design and Test Workshop (г. Сочи, 2006 г., 1 доклад)
International Workshop on Logic and Synthesis (Anaheim, USA, 2004r., 1 доклад)
Всероссийская научно-техническая конференция "Проблемы разработки перспективных микро- и наноэлектронных систем" (Москва, 2008г., 1 доклад)
Международная конференция AIS/CAD '08 (пос. Дивноморское, Краснодарский край, 2008г., 1 доклад)
Публикации. Результаты диссертации отражены в 7 публикациях.
Структура и объем диссертационной работы. Диссертационная работа состоит из введения, пяти глав, заключения и списка литературы. Работа содержит 132 страницы и 3 акта о внедрении.
